一种CCD驱动时序处理装置制造方法及图纸

本发明专利技术提供一种CCD驱动时序处理装置，包括：时序管理模块、时序存储模块以及时序输出模块，其中：所述时序存储模块，用于存储CCD驱动时序表，该CCD驱动时序表包括若干数据列，其中每一数据列均包括CCD跳变序列数据；所述时序输出模块，连接与所述时序存储模块，并用于从该存储模块的CCD驱动时序表中读取每一数据列中的CCD跳变序列数据，并根据该CCD跳变序列数据输出对应的CCD驱动时序信号给CCD器件。本发明专利技术不仅解决了现有技术中实现方案复杂的问题，还解决了CCD驱动时序升级更新困难的问题，同时本发明专利技术的实现成本更加低廉。

【技术实现步骤摘要】

本专利技术涉及成像技术，尤其涉及一种CXD驱动时序处理装置。
技术介绍
对于相机的成像器件CXD而言，其工作需要相应的驱动时序。使用FPGA可以方便地生成出CCD驱动时序。目前现有技术中通常采用计数器控制CCD驱动时序的信号沿变化。请参考图1，其所示为Sony公司出售的型号为ICX625AQA的CXD驱动时序的部分截图。其中“νΦ I”信号在“O到6123”计数区间(仅仅示意到4865)内“有9个上升沿+ 9个下降沿”。一般采用如下逻辑实现:如果(计数器值=计数值I) I I (计数器值=计数值2) I I……I I ((计数器值=计数值9))，那么“νΦ I”信号上升至高电平；如果(计数器值=计数值Γ) 11 (计数器值=计数值2’) 11……11 ((计数器值=计数值9’))，那么 ，“νΦ I”信号下降至低电平；如果计数器值=其他计数值，那么“νΦ I”信号维持原值。该实现方案有如下的问题:首先，其判断条件是组合逻辑，而且驱动时序信号翻转越多，组合逻辑越庞大，这对有限的FPGA资源是巨大的开销，极易导致逻辑内部建立保持时间难以满足，随着CCD驱动信号的增加和信号的翻转次数的增加，这个缺点更加显著。其次，对于开发和维护而言，开发人员需要检查的“信号翻转点”非常分散，需要开发和维护人员非常耐心、仔细地检查，否则极易引发错误；在开发维护过程中，若遇到一些驱动时序需要切换的场合，则需要付出极大的开发工作量。中国专利申请第201120214667号公布了一种基于FPGA的C⑶控制电路，中国专利申请第201110106977公布一种高清摄像机自适应数字化外同步的方法，以上两种方案均采用复杂的计数器、状态机、移位器等组合设计方案，其特点都是逻辑设计难度大、资源开销大、维护成本高。
技术实现思路
有鉴于此，本专利技术提供一种C⑶驱动时序处理装置，包括:时序管理模块、时序存储模块以及时序输出模块，其中:所述时序存储模块，用于存储CCD驱动时序表，该CCD驱动时序表包括若干数据列，其中每一数据列均包括CCD跳变序列数据；所述时序输出模块，连接与所述时序存储模块，并用于从该存储模块的CCD驱动时序表中读取每一数据列中的CCD跳变序列数据，并根据该CCD跳变序列数据输出对应的CCD驱动时序信号给CCD器件。与现有技术相比，本专利技术通过将CCD驱动时序信号对应的CCD跳变序列数据存储起来，然后通过跳变间隔这一参数有节奏地读取数据生成CCD驱动时序信号不仅解决了现有技术中实现方案复杂的问题，还解决了 CCD驱动时序升级更新困难的问题，同时本专利技术的实现成本更加低廉。附图说明图1是一种典型的(XD驱动时序图。图2是本专利技术一种CXD驱动时序处理装置的逻辑结构图。图3是本专利技术一种实施方式中RAM中数据存储的结构示意图。图4是本专利技术一种实施方式中引入跳变点的(XD驱动时序的示意图。图5是本专利技术一种实施方式中(XD驱动时序表的不意图。具体实施例方式请参考图2，本专利技术提供一种CXD驱动时序处理装置，其可广泛应用于包括监控摄像机在内的各种相机设备上。在优选的方式中，该装置可以基于可编程的逻辑器件实现，当然也可以使用软件或硬件等方式实现。该装置包括时序管理模块、时序存储模块以及时序输出模块。在优选的方式中，所述时序存储模块可以采用RAM或ROM来实现。以RAM为例，时序管理模块可以将开发人员下发的CCD驱动时序表更新到RAM中，CCD驱动时序表内的表项数据代表了 CCD驱动时序信号。在RAM被更新之后，时序输出模块就可以从CCD驱动时序表中读取数据进而输出对应的CCD驱动时序信号来驱动CCD器件工作。请参考图3，值得注意的是，时序输出模块实际上提供一个查表控制功能，具体实现时可以使用一个RAM控制电路来实现，由于时序输出模块主要工作是读取数据并相应输出驱动时序信号，因此如果想改变CCD驱动时序，只需要更改RAM中存储的数据即可。开发人员每次仅仅需要通过时序管理模块来刷新RAM中的CCD驱动时序表的数据即可完成CCD驱动时序信号输出的升级。时序管理模块可以通过软件来实现，也可以通过可编程逻辑器件实现，其主要是面向开发者或者维护人员提供CXD驱动管理配置入口。正是基于上述架构，C⑶驱动时序的开发和更新被归一化为RAM中CCD驱动时序表存储数据的更新，而输出则变为从CCD驱动时序表中数据的读取生成相应驱动信号的方式。本专利技术通过这种方式,避开了复杂的计数器、状态机、移位器以及复杂逻辑组合的实现方案。请参考图3，所述C⑶驱动时序表中包括若干数据列，其中每一数据列均包括与CCD驱动时序信号对应的CCD跳变序列数据。假设每个数据列中的CCD跳变序列数据对应于一个时钟周期内的CCD驱动时序信号，时序输出模块可以相应地在每个时钟周期开始的时候读取下一列CCD跳变序列数据然后输出对应的CCD驱动时序信号即可为CCD器件提供驱动。以图1所示的(XD驱动时序为例，其长度涵盖了超过6000个时钟周期，如果每个周期都需要一列，那么需要的RAM空间将比较庞大。请参考图3以及图4，为了节约RAM空间，大幅度降低硬件成本，本专利技术引入在CCD驱动时序表的每一列中引入跳变点以及序列跳变间隔。请参考图3，其中所述跳变点表示CCD驱动时序信号发生变化的时间点，每一个跳变点对应到一个CCD跳变序列数据。跳变间隔表示两个跳变点之间的时间间隔，或者说是时序输出单元维持当前驱动时序信号输出的保持时间，这个时间通常可以用持续的时钟周期数来表示。通过分析图1的时序规律可以发现，事实上在六千多个时钟周期内，C⑶驱动时序信号经常在持续多个时钟周期内保持不变，因此事实上六千多个时钟周期内CCD驱动时序信号发生变化的次数是比较少的。以图1为例，其通常少于256个。换而言之，在优选的方式中不再每个时钟周期读取一次数据来输出对应的驱动信号，而是每个跳变点读取一次CCD跳变序列数据来生成对应的CCD驱动时钟信号。由于CCD跳变序列数据对应于CCD驱动时序信号，跳变点发生变化后，则会对应到新的CCD跳变序列数据，而时序输出单元则会根据读取到的新的跳变序列输出新的相对应的CCD驱动时序信号。因此对于RAM中的CCD驱动时序表来说，事实上只要保存每次跳变点下对应的CCD跳变序列数据以及该信号需要维持的时间长度(即序列跳变间隔)即可。这样做的好处是CCD驱动时序表的数据列的数量会大幅度降低，可以大幅度降低需要占用的RAM空间。以图1的应用为例，此时RAM的CXD驱动时序表被规划可存放256个36bits数据列的规格。这样的规格下，数据表的一列的深度为36bit，总计有256个数据列。在优选的方式中，一列中36bits的数据被分割成12bits + 24bits，其中的24bits存放CCD驱动时序信号对应的CCD跳变序列数据，剩下的12bits则用来存放与该跳变点下与跳变序列对应的序列跳变间隔值。在本实施方式中，RAM的空间仅仅需有256X36bit=9216bit，也就是比IKB略大的空间基本就可以满足需要了。假设没有序列跳变间隔这一参数的引入，那么需要的空间通常要超过6000X36bit，大约需要27KB。由此可见，序列跳变间隔的引入可以极大幅度地节约RAM空间。在本专利技术中，RAM宽度(也就是CXD驱动时序表本文档来自技高网...

【技术保护点】
一种CCD驱动时序处理装置，包括：时序管理模块、时序存储模块以及时序输出模块，其特征在于：所述时序存储模块，用于存储CCD驱动时序表，该CCD驱动时序表包括若干数据列，其中每一数据列均包括CCD跳变序列数据；所述时序输出模块，连接与所述时序存储模块，并用于从该存储模块的CCD驱动时序表中读取每一数据列中的CCD跳变序列数据，并根据该CCD跳变序列数据输出对应的CCD驱动时序信号给CCD器件。

【技术特征摘要】
1.一种CCD驱动时序处理装置，包括:时序管理模块、时序存储模块以及时序输出模块，其特征在于: 所述时序存储模块，用于存储CCD驱动时序表，该CCD驱动时序表包括若干数据列，其中每一数据列均包括CCD跳变序列数据； 所述时序输出模块，连接与所述时序存储模块，并用于从该存储模块的CCD驱动时序表中读取每一数据列中的CCD跳变序列数据，并根据该CCD跳变序列数据输出对应的CCD驱动时序信号给CCD器件。2.如权利要求1所述的装置，其特征在于，所述每一数据列还包括与该CCD跳变序列数据对应的序列...

【专利技术属性】
技术研发人员：羊海龙，刘强，
申请(专利权)人：浙江宇视科技有限公司，
类型：发明
国别省市：