用于具有高K和金属栅极结构的MOSFET的结构和方法技术

本发明专利技术提供了一种半导体结构。该半导体结构包括：半导体衬底；和设置在半导体衬底上的栅极堆叠件。栅极堆叠件包括高k介电材料层；设置在高k介电材料层上的覆盖层；以及设置在覆盖层上的金属层。覆盖层和高k介电材料层具有基础结构。本发明专利技术还公开了用于具有高K和金属栅极结构的MOSFET的结构和方法。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，涉及用于具有高K和金属栅极结构的MOSFET的结构和方法。
技术介绍
在集成电路工艺的先进技术节点方面，采用高k介电材料和金属形成场效应晶体管(FET)(诸如金属氧化物半导体场效应晶体管(MOSFET))的栅极堆叠件。在现有的图案化金属栅极堆叠件的方法中，由于膜的均匀性，金属栅极堆叠件中的金属层的功函数移向栅极边缘的中间禁带(mid-gap)。因此，阈值电压被不期望地改变，从而导致在恒定次阈值泄露电流的较差短沟道控制。另外，由于源极漏极延长阻抗的增加使得驱动电流被劣化。而且，现有方法中金属膜的较差均匀性导致栅极内的功函数变化恶化。因此，需要金属栅极堆叠件的结构和制造该结构的方法以解决上述认识到的问题。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种半导体结构，包括:半导体衬底；和设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括:高k介电材料层；设置在所述高k介电材料层上的覆盖层；设置在所述覆盖层上的金属层，其中，所述覆盖层和所述高k介电材料层具有基础结构。在可选实施例中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述高k介电材料层的部分。在可选实施例中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述覆盖层的部分。在可选实施例中，所述基础结构沿所述栅极堆叠件的栅极长度方向具有约0.5nm至约0.25nm范围内的水平尺寸。在可选实施例中，所述金属层包括:设置在所述覆盖层上的功函数金属膜；位于所述功函数金属膜上的另一金属膜。在可选实施例中，所述覆盖层包括氮化钛。在可选实施例中，所述半导体结构还包括设置在所述半导体衬底和所述高k介电材料层之间的界面层。在可选实施例中，所述金属层包括凹入的侧壁轮廓。在可选实施例中，所述金属层的侧壁相对于所述半导体衬底的顶面具有角度，并且所述角度在约85度至约90度的范围内。根据本专利技术的另一个方面，还提供了一种半导体结构，包括:半导体衬底，设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括: 栅极介电层，包括高k介电材料层；设置在所述高k介电材料层上的覆盖层；和设置在所述覆盖层上的金属层，其中所述金属层具有凹入的侧壁轮廓。在可选实施例中，所述半导体衬底具有所述栅极堆叠件设置在其上的顶面；以及所述金属层具有向所述半导体衬底的所述顶面倾斜的侧壁，并且所述侧壁与所述顶面之间的角度小于约90度。在可选实施例中，所述角度大于约85度。在可选实施例中，所述栅极介电层和所述覆盖层包括基础部件。在可选实施例中，所述基础部件具有沿栅极长度方向的尺寸，所述尺寸在约0.5nm至约2.5nm的范围内。在可选实施例中，所述栅极介电层还包括界面材料层；以及所述覆盖层包括氮化钛。在可选实施例中，所述金属层包括:设置在所述覆盖层上的功函数金属膜；以及设置在所述功函数金属膜上的另一金属膜。根据本专利技术的又一个方面，还提供了一种形成栅极堆叠件的方法，包括:在半导体衬底上形成多种栅极材料层，其中所述多种栅极材料层包括栅极介电层、位于所述栅极介电层上的覆盖层以及位于所述覆盖层上的多晶硅层；使用第一蚀刻剂实施第一干蚀刻以图案化所述多晶硅层；使用不同于所述第一蚀刻剂的第二蚀刻剂实施第二干蚀刻以控制图案化后的所述多晶硅层的侧壁，使得图案化后的所述多晶硅层的侧壁是凹入的。在可选实施例中，所述第一蚀刻剂包括Cl2和CF4,所述第二蚀刻剂包括HBr。在可选实施例中，所述第一干蚀刻还包括调节成有效蚀刻氧化硅的第一蚀刻步骤和调节成避免损害所述覆盖层的第二蚀刻步骤。在可选实施例中，所述第三干蚀刻利用包括Cl2和HBr的第三蚀刻剂；以及所述第四干蚀刻利用包括Cl2和BCl3的第四蚀刻剂。在可选实施例中，所述第四蚀刻包括:使用所述第四蚀刻剂的第一蚀刻步骤；之后的清洁工艺；以及之后使用所述第四蚀刻剂以控制第二基础部件的第二蚀刻步骤。在可选实施例中，所述方法还包括:用包括功函数金属的金属层替换所述多晶硅层。附图说明结合附图阅读下面的详细描述可以更好地理解本专利技术的各方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据本专利技术各方面构建的一个实施例中制造具有金属栅极堆叠件的半导体器件的方法流程2_4、5A和6-7是根据本专利技术各方面构建的在各制造阶段的具有金属栅极堆叠件的半导体器件的一个实施例的截面图。图5B是根据本专利技术各方面构建的在图5的半导体器件中的多晶硅层的一个实施例的截面图。图8是根据本专利技术各方面构建的一个实施例中制造具有金属栅极堆叠件的半导体器件的方法流程图。图9-12是一种或多种实施例中的根据本专利技术各方面构建的在各制造阶段的具有金属栅极堆叠件的半导体器件的截面图。具体实施例方式可以理解的是，以下公开的内容提供了多种不同实施例或实例，用于实现本专利技术的不同部件。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复用于简化和清楚的目的，其本身并不表示所述多个实施例和/或配置之间的关系。而且，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。图1是根据本专利技术各方面构建的制造具有栅极堆叠件的半导体器件的方法100的一个实施例的流程图。图2至图7是在各个制造阶段的具有栅极堆叠件的半导体结构200的一个实施例的截面图。参考图1至图7共同描述半导体结构200和制造该半导体结构的方法。方法100开始于步骤102，提供半导体衬底210。半导体衬底210包括硅。可选地，衬底210包括锗或者硅锗。在其他实施例中，衬底210可使用另外的半导体材料，如金刚石(diamond)、碳化娃、砷化镓、GaAsP> AlInAs、AlGaAs、GaInP或者它们的适当组合。半导体衬底也包括各种掺杂区，如通过适当技术(诸如离子注入)形成的η阱和P阱。半导体衬底210也包括形成在衬底中以分隔各种器件的各种隔离部件，如浅沟槽隔离(STI)。STI的形成可包括在衬底中蚀刻沟槽，以及用诸如氧化硅、氮化硅或者氧氮化硅的绝缘材料填充沟槽。所填充的沟槽可具有多层结构，如热氧化物衬层以及填充沟槽的氮化硅。在一个实施例中，可采用以下工艺顺序创建STI结构:生长垫氧化物(pad oxide),形成低压化学气相沉积(LPCVD)氮化物层，使用光刻胶和掩模图案化STI开口，在衬底中蚀刻沟槽，可选地生长热氧化物衬层以改善沟槽界面，用CVD氧化物填充沟槽，以及使用化学机械平坦化(CMP)去抛光和平坦化。参考图2，方法100继续进行步骤104，在半导体衬底210上形成多种金属栅极堆叠材料层。在一个实施例中，高k介电材料层214形成在半导体衬底210上。覆盖层216形成在高k介电材料层214上。多晶硅层220形成在覆盖层216上。界面层(IL) 212可以介于半导体衬底210和高k介电材料层214之间。在形成高k介电材料层214之前，界面层212形成在硅衬底210上。界面层212可包括通过诸如原子层沉积(本文档来自技高网...

【技术保护点】
一种半导体结构，包括：半导体衬底；和设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括：高k介电材料层；设置在所述高k介电材料层上的覆盖层；设置在所述覆盖层上的金属层，其中，所述覆盖层和所述高k介电材料层具有基础结构。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林志忠，孙韵茹，张世勋，陈嘉仁，山本知成，郭志伟，孙孟毅，丁国强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：台湾;71