存储器装置及其制造方法制造方法及图纸

本发明专利技术公开了一种存储器装置及其制造方法，其中一种供适合低成本、高良率制造的三维存储器装置用的垂直互连结构，供三维存储器阵列用的传导线，以及供用来将阵列耦接至译码电路等的垂直连接器用的接触焊垫，是被形成以作为相同图案化的材料阶层的部分。通过使用单一掩模的刻蚀工艺，可使用相同的材料层以形成接触焊垫与导电接达线。通过与传导线同时地形成接触焊垫，接触焊垫的图案化材料可保护下层的电路元件，否则其在传导线的图案化期间可能损坏。

【技术实现步骤摘要】

本专利技术是有关于一种高密度集成电路装置，且特别是有关于一种供多阶层三维叠层装置用的内联机结构。
技术介绍
当集成电路中的装置的临界尺寸缩小至共同存储器单元技术的极限时，设计者已经寻找用以叠层多阶层的存储器单元的技术，用以达成更大的储存容量，并用以达成每位较低的成本。举例而言，薄膜晶体管技术被应用至Lai等人的电荷捕捉存储器技术，「一种多层可叠层的薄膜晶体管(TFT)NAND型闪存(A Mult1-Layer Stackable Thin-FilmTransistor (TFT)NAND-Type Flash Memory) J, IEEE 国际电子元件会议，2006 年 12 月11-13日；并被应用至Jung等人，「使用ILD及TANOS结构上的叠层单晶硅层的关于超过30nm节点的三维叠层 NAND 闪存技术(Three Dimensionally Stacked NAND Flash MemoryTechnology Using Stacking Single Crystal Si Layers on ILD and TANOS Structurefor Beyond 30nm Node) J, IEEE 国际电子元件会议，2006 年 12 月 11-13 日。又,交点阵列技术已被应用至Johnson等人的反熔丝(ant1-fuse)存储器,提供了多层的字线及位线，其中多个存储器元件位于交点处。这些存储器元件包含一个连接至一字线的P+多晶硅阳极，以及一个连接至一位线的η-多晶硅阴极，其中阳极与阴极被反熔丝材料隔开。另一种利用电荷捕捉存储器技术来提供垂直NAND单元的结构，是说明于「供具有VRAT及PIPE的超高密度闪存用的崭新的3D结构」，由Kim等人所著的2008年技术文件的VLSI技术文摘上的论文集；2008年6月17-19日；第122-123页。在三维叠层存储器结构中，垂直内联机将此阵列的各种电路结构耦接至覆盖接达线，例如用来读取及写入存储器单元的全域位线及电源线。已知的三维叠层存储器装置的一项缺点为:至阵列中的不同部分的垂直互连结构是各别形成在覆盖于阵列上的不同阶层中。这需要创造供每个阶层用的一平版印刷掩模，以及供每个阶层用的一刻蚀步骤。实施垂直互连的成本随着所需要的平版印刷步骤的数目增加。此外，例如在制造期间的掩模对准及刻蚀选择性的关键所在会减少良率。理想上是可提供一种供具有低制造成本及高良率的三维集成电路存储器用的结构。
技术实现思路
本专利技术说明一种供适合低成本、高良率制造的三维(3D)存储器装置用的垂直互连结构。供3D存储器阵列用的传导线(例如字线)，以及供用来将阵列耦接至译码电路等的垂直连接器用的接触焊垫，是被形成以作为相同图案化的材料阶层的部分。通过使用单一掩模的一刻蚀工艺可使用相同的材料层以形成接触焊垫与导电接达线。通过与传导线同时形成接触焊垫，接触焊垫的图案化材料可保护下层的电路元件，否则其在传导线的图案化期间可能会损坏。接触焊垫提供一种供3D存储器阵列用的垂直互连接口。导电接触部接着可形成有一介电填充以接触对应的接触焊垫。然后，可执行额外的后段工艺(BEOL)处理以完成3D存储器装置。本专利技术的其它实施样态与优点可在图式、详细说明，以及权利要求范围的概述上看到。为了对本专利技术的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:附图说明图1A及图1B显示在用以制造三维叠层存储器装置的工艺中的第一阶段以后的结构的剖面及俯视图。图2A及图2B显示在用以制造三维叠层存储器装置的工艺中的第二阶段以后的结构的剖面及俯视图。图3A及图3B显示在用以制造三维叠层存储器装置的工艺中的第三阶段以后的结构的剖面及俯视图。图4A及图4B显示在用以制造三维叠层存储器装置的工艺中的第四阶段以后的结构的剖面及俯视图。图5A及图5B显示在用以制造三维叠层存储器装置的工艺中的第五阶段以后的结构的剖面及俯视图。图6A及图6B显示在用以制造三维叠层存储器装置的工艺中的第六阶段以后的结构的剖面及俯视图。图7A及图7B显示在用以制造三维叠层存储器装置的工艺中的第七阶段以后的结构的剖面及俯视图。图8A及图SB显示在用以制造三维叠层存储器装置的工艺中的第八阶段以后的结构的剖面及俯视图。图9A、图9B及图9C显示在用以制造三维叠层存储器装置的工艺中的第九阶段以后的结构的剖面及俯视图。图1OA及图1OB显示在用以制造三维叠层存储器装置的工艺中的第十阶段以后的结构的剖面及俯视图。图11为依据本专利技术的实施例的集成电路的简化方块图。主要元件符号说明100:结构102、102.1-102.4:阶层110:第一阶梯状连接器结构112、112.1-112.4:垂直连接器114:介电侧壁隔板 114.2、114.3、114.4:垂直连接器120:第二阶梯状连接器结构122:垂直连接器124、124.1-124.4:介电侧壁隔板125:介电层126:介电层134:半导体材料层134.1-134.4:导电层136、136.1-136.4:绝缘材料层140:下层半导体衬底150、152、154、156:垂直连接器200、202、204、206:叠层300:存储器层400:导电材料层700:第一层710:第二层720:顶端栅极材料800:光刻胶掩模810,820,830:线840,850,860:特征部900:传导线910:第一共同电源线920:第二共同电源线930、932、934、936:字符串选择晶体管940:第一接地选择线结构950:第二接地选择线结构962,962.1-962.4:接触焊垫972,972.1-972.4:接触焊垫1000:介电填充材料/介电填充1010:导电接触部1158:平面译码器1159:全域位线1160:存储器阵列1161:列译码器1162:字线1163:行译码器1164:字符串选择线1165:总线1166:感测放大器/数据输入结构1167:数据总线1168:偏压配置电源电压1169:偏压配置状态机器1171:数据输入线1172:数据输出线1174:其他电路1175:集成电路具体实施例方式本专利技术的实施例的详细说明参考图1-图11而提供。图1A及图1B显示在用以制造三维叠层存储器装置的工艺中的第一阶段以后的结构的剖面及俯视图。于此例中，显示四个标示为102.1、102.2、102.3、102.4的阶层102，其是代表可包含多个阶层的结构。四个阶层102是与一下层半导体衬底140隔开了一个或多个介电层125。一顶端介电层126伏在四个阶层102上面。此些阶层102包含各自的导电材料层134。于此实施例中，层134为例如掺入杂质的多晶硅的半导体材料。此些阶层102亦包含分离不同阶层102的半导体材料层134的各自的绝缘材料层136。此结构亦包含一第一阶梯状连接器结构110。第一阶梯状连接器结构110包含标示为112.1-112.4的导电垂直连接器112，每个导电垂直连接器电连接至其中一个阶层102的其中一个导电层134。此些垂直连接器112是由标示为114.1-114.4的对应的介电侧壁隔板114所包围。介电侧壁隔板114使相对应的垂直连接器112与其它阶层102的导电层134电性隔本文档来自技高网...

【技术保护点】
一种存储器装置的制造方法，该方法包括：形成多个以绝缘材料隔开的导电条叠层，其中在该多个叠层中的各该导电条叠层的第一端是通过多个对应的垂直连接器而交互连接；形成一存储器层在该多个导电条叠层的表面上；形成一导电材料在该多个叠层上方以及在该多个垂直连接器的上表面；以及图案化该导电材料以形成多条传导线并形成多个接触焊垫，该多个传导线延伸横越过该多个叠层以及该多个垂直连接器的该多个上表面上的该多个接触焊垫，且该多个传导线具有多个依从该多个叠层以及该多个垂直连接器的该多个上表面上的该多个接触焊垫的表面，以使该存储器层中的多个存储器元件被定义在该多个导电条与该多个传导线的侧表面之间，藉以建立一种经由该多个传导线与该多个接触焊垫容易接达的3维阵列的存储器单元。

【技术特征摘要】
1.一种存储器装置的制造方法，该方法包括: 形成多个以绝缘材料隔开的导电条叠层，其中在该多个叠层中的各该导电条叠层的第一端是通过多个对应的垂直连接器而交互连接； 形成一存储器层在该多个导电条叠层的表面上； 形成一导电材料在该多个叠层上方以及在该多个垂直连接器的上表面；以及图案化该导电材料以形成多条传导线并形成多个接触焊垫，该多个传导线延伸横越过该多个叠层以及该多个垂直连接器的该多个上表面上的该多个接触焊垫，且该多个传导线具有多个依从该多个叠层以及该多个垂直连接器的该多个上表面上的该多个接触焊垫的表面，以使该存储器层中的多个存储器元件被定义在该多个导电条与该多个传导线的侧表面之间，藉以建立一种经由该多个传导线与该多个接触焊垫容易接达的3维阵列的存储器单元。2.根据权利要求1所述的方法，其中: 形成该存储器层的步骤包括:形成该存储器层在该多个叠层的上绝缘材料层的上表面上以及在该多个垂直连接器的上表面与露出的侧壁上；以及形成并图案化该导电材料的步骤包括: 形成一第一导电材料层在该多个叠层中的邻近叠层之间； 移除该存储器层的部分，以露出该多个垂直连接器的该多个上表面与该多个叠层的上表面； 沉积一第二导电材料层在该第一导电材料的多个残留部分、该多个垂直连接器的该多个露出的上表面与该多个叠层的该多个上表面；以及 图案化该第一与第二导电材料层以形成该多个传导线与该多个接触焊垫。3.根据权利要求2所述的方法,其中该第一导电材料层不同于该第二导电材料层。4.根据权利要求1所述的方法，其中: 形成该多个导电条叠层的步骤是露出该多个垂直连接器的侧壁； 形成该存储器层的步骤包括形成该存储器层在该多个垂直连接器的该多个露出的侧壁上；以及 图案化该导电材料的步骤是建立多个存储器层侧壁隔板在该多个垂直连接器的该多个侧壁上并与该多个接触焊垫的下表面接触，该多个侧壁隔板是使该多个接触焊垫之下的残留导电材料与该多个垂直连接器分离。5.根据权利要求1所述的方法，更包括: 形成一介电填补材料覆盖于该多个传导线与该多个接触焊垫上； 形成多个接触开口部在该介电填补材料之内，用以露出对应的该多个接触焊垫的接触面；以及 以该导电材料填补该多个接触开口部以形成对应的多个导电接触部。6.根据权利要求1所述的方法，其中形成该多个叠层的步骤包括形成多个导电延伸在该多个导电条的多个阶层中，各该导电延伸互连在各特定的该多个阶层之内的该多个导电条的第二端，并更包括形成多个第二垂直连接器，其接触各特定的该多个阶层的对应的该导电延伸并延伸通过多个在覆盖的该多个阶层中的开口部。7.根据权利要求6所述的方法， 其中:形成该导电材料的步骤包括形成该导电材料在该多个第二垂直连接器的上表面上；以及 图案化该导电材料的步骤更进一步形成多个第二接触焊垫在该多个第二垂直连接器的上表面上。8.根据权利要求7所述的方法，更包括: 形成一介电填补材料覆盖于该多个传导线、该多个接触焊垫以及该多个第二接触焊垫上； 形成多个接触开口部在该介电填补材料之内的、用以露出对应的该多个接触焊垫以及对应的该多个第二接触焊垫的接触面；以及 以该导电材料填补该多个接触开口部以形成对应的多个导电接触部。9.根据权利要求1所述的方法，其中形成该叠层的该多个导电条的步骤包括形成一第一组叠层及形成一第二组叠层，该第一与第二组以一种交替方式配置，以使在该第一组中的邻近的该多个叠层是被该第二组中的单一的该叠层隔开，且使在该第二组中的邻近的该多个叠层是被该第一组中的单一的该叠层隔开，且该第一组的该多个叠层中的该多个导电条的该多个第一端是位于该第二组中的该多个导电条的该多个第一端的对面。10.根据权利要求1所述的方法，其中该存储器层包括一反熔丝材料层。11.根据权利要求1所述的方法，其中该存储器层包括一多层电荷储存结构。12.根据权利要求1所述 的方法，其中该多个导电条包括一掺杂半导体材料，以使该多个导电条为该多个存储器单元的操作而配置以作为多个电荷储存晶体管。13.根据权利要求1所述的方法，其中图案化该导电材料是形成多...

【专利技术属性】
技术研发人员：陈士弘，施彦豪，吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：