半导体元件的制作方法技术

本发明专利技术提供一种半导体元件的制作方法，包括：提供一基底；形成一栅极介电层于基底上；形成一栅电极于栅极介电层上；形成一间隔件于栅极介电层和栅电极的侧壁；使用包括多个灯源和一偏压施加系统的快速热工艺装置掺杂基底，形成一源极/漏极区，其中在快速热工艺装置中，上述灯源照射气态掺杂物，使气态掺杂物激发成掺杂离子，且掺杂离子是受到偏压施加系统施加的偏压产生移动，掺杂入基底中。本发明专利技术可形成非常浅的源极/漏极区，可用于深次微米半导体工艺；还可在同一快速热工艺室中进行掺杂步骤和退火步骤，使得基底晶格损坏减少，或完全没有产生基底晶格损坏。

【技术实现步骤摘要】

本专利技术涉及ー种集成电路的制造方法，尤其涉及ー种以快速热エ艺(rapidthermal process,简称RTP)进行掺杂的集成电路的制造方法。
技术介绍
一金属氧化物场效晶体管(简称M0SFET)控制其下源极和漏极间的表面通道，通道、源极和漏极设置于半导体基底中，其中源极和漏极掺杂与基底相反的掺杂物。栅极与基底间分隔一例如栅极氧化物的薄绝缘层。金属氧化物场效晶体管的操作包括输入ー电压至栅极，于通道中产生ー横向电场，以控制通道纵向的传导，在晶体管中，各源极和漏极于栅极下的基底形成结。举例来说，基底可以是P型半导体材料，而源极和漏极可以是掺杂n型半导体材料。P型半导体材料与n型半导体材料的接触称为pn结。一般来说，个人电脑例如微处理器的元件包括多个晶体管，而先进半导体世代的晶体管是包括浅耗尽区(或称为浅结)。现在用来形成结的技术主要是离子注入，然而，离子注入エ艺越来越难达到符合90nm世代以下的浅沟槽结。此外，传统的离子注入エ艺会对基底产生损坏，因此需要热处理工艺以进行修复。
技术实现思路
根据上述，为了克服现有技术的缺陷，本专利技术提供一种，包括提供一基底；形成ー栅极介电层于基底上；形成一栅电极于栅极介电层上；形成ー间隔件于栅极介电层和栅电极的侧壁；使用包括多个灯源和一偏压施加系统的快速热エ艺(rapid thermal process)装置掺杂基底,形成一源扱/漏极区,其中在快速热エ艺装置中，上述灯源照射气态掺杂物(gaseous dopant species),使气态掺杂物激发成掺杂离子,且掺杂离子受到偏压施加系统施加的偏压产生移动，掺杂入基底中。 本专利技术提供一种，包括提供一基底，包括一 NMOS区和一PMOS区；形成ー栅极介电层和ー栅电极于基底的NMOS区和PMOS区上；形成一第一间隔件层于栅电极和基底上；形成一第一光致抗蚀剂层于基底的PMOS区上方；以PMOS区中的第一光致抗蚀剂层作为掩模，蚀刻NMOS区中的第一间隔件层，形成第一间隔件；移除第一光致抗蚀剂层；使用包括多个灯源和一偏压施加系统的快速热エ艺装置掺杂基底，于NMOS区形成一第一源极/漏极区，其中上述灯源照射第一气态掺杂物，使第一气态掺杂物激发成第一掺杂离子，且第一掺杂离子受到偏压施加系统施加的偏压产生移动，掺杂入基底的NMOS区中；形成一第二间隔件层于基底的NMOS区和PMOS区上方；形成一第二光致抗蚀剂层于基底的NMOS区上方；以第二光致抗蚀剂层作为掩模，蚀刻PMOS区中的第二间隔件层；以NMOS区的第二光致抗蚀剂层作为掩模，蚀刻PMOS区中的第一间隔件层，形成第二间隔件；移除第二光致抗蚀剂层；及使用包括多个灯源和偏压施加系统的快速热エ艺装置掺杂基底，于PMOS区形成一第二源极/漏极区，其中上述灯源照射第二气态掺杂物，使第二气态掺杂物激发成第二掺杂离子，且第二掺杂离子受到偏压施加系统施加的偏压产生移动，掺杂入基底的PMOS区中。本专利技术使用快速热エ艺形成源扱/漏极区具有以下优点第一，快速热エ艺可形成非常浅的源扱/漏极区，可用于深次微米半导体エ艺。第二，可在同一快速热エ艺室中进行掺杂步骤和退火步骤，使得基底晶格损坏减少，或完全没有产生基底晶格损坏。为让本专利技术的特征能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。附图说明图1A 图1F显示本专利技术ー实施例MOS晶体管的形成方法的剖面图。图2显示快速热エ艺室的示意图。图3A 图3G显示本专利技术另一实施例MOS晶体管的形成方法的剖面图。 其中，附图标记说明如下102 基底；104 栅极介电层；104a 图案化栅极介电层；106 栅极层；106a 栅电极； 108 光致抗蚀剂层；110 间隔件层；112 间隔件；200 快速热エ艺室；202 气态掺杂物；204 掺杂离子；206 灯源；208 基底；210 托盘；212 偏压；302 基底；304 栅极介电层；306 栅电极；308 NMOS 区；310 PMOS 区；312 第一间隔件层；314 第一光致抗蚀剂层；316 第一间隔件；318 第二间隔件层；320 第二光致抗蚀剂层；322 第二间隔件；324 第二源扱/漏极区。具体实施例方式以下详细讨论实施本专利技术的实施例。可以理解的是，实施例提供许多可应用的专利技术概念，其可以较广的变化实施。所讨论的特定实施例仅用来掲示使用实施例的特定方法，而不用来限定掲示的范畴。以下根据图1A 图1F描述本专利技术一实施例MOS晶体管的形成方法。请參照图1A，提供一适用于制作集成电路的基底102。于基底102上形成ー栅极介电层104。后续，于栅极介电层104上形成一栅极层106。在本专利技术ー实施例中，栅极介电层104可包括氧化娃、氮化硅或其它高介电常数材料。栅极层106可包括多晶硅、金属或金属和多晶硅的堆叠层。请參照图1B，沉积一光致抗蚀剂层108于栅极层106上，且使用黄光光刻系统进行选择性照射，后续，光致抗蚀剂层108进行显影，移除部分的光致抗蚀剂层108，于光致抗蚀剂层108中形成开ロ，其中开ロ暴露部分的栅极层106，借以定义一栅极。请參照图1C，进行ー非等向性蚀刻エ艺，移除栅极层106暴露的部分，和其下部分栅极介电层104。在本专利技术较佳实施例中，使用光致抗蚀剂层108作为蚀刻掩模，进行对多晶硅具有高选择性的第一干蚀刻エ艺，后续，进行对氧化硅具有高选择性的第二干蚀刻エ艺。在上述蚀刻エ艺之后，栅极层106和栅极介电层104剰余的部分形成具有相对垂直侧壁的栅电极106a和图案化栅极介电层104a。在本专利技术较佳实施例中，栅电极106a的宽度小于90nm。请參照图1D,于栅电极106a和基底102上沉积一间隔件层110。在本专利技术一实施例中，间_件层110是由四こ基娃氧烧(Tetraethoxysilane,简称TEOS)形成。后续，请參照图1E，非等向性蚀刻间隔件层110，于栅电极106a和栅极介电层104a的侧壁形成间隔件112。接着，请參照图2描述本专利技术一重要部分，将基底208置入一快速热エ艺室200中，其中快速热エ艺室200包括多个用来加热基底208的灯源206、用来支撑基底208的托盘210 (holder)和一偏压施加系统。在快速热エ艺室200中，气态掺杂物202被灯源206照射，使气态掺杂物202激发成掺杂离子204，而掺杂离子204受到偏压212产生移动，掺杂入基底208中。在本专利技术ー实施例中，施加的偏压212为IOV 500V。本专利技术另ー实施例可使用紫外光或激光，使气态掺杂物202离子化。在本专利技术一实施例中，可在同一快速热エ艺室200中进行掺杂步骤和退火步骤，使得基底208晶格损坏减少，或完全没有产生基底 208晶格损坏。在本专利技术ー实施例中，退火步骤加热基底208至700°C 1200°C。气态掺杂 物202可以为硼或磷。因此，如图1F所示，于基底208中形成尾端邻接间隔件112的源极/漏极区114。在本专利技术ー实施例中，源极/漏极区114的深度非常浅，例如深度约为8nm 20nmo以下配合图3A 图3G描述本专利技术实施例包括NM0SFET和PM0SFET的结构，本领域普通技术人员可了解图3A 图3G的エ艺依据图1A 图1F的エ艺变化，因此本说明书在此仅描述如何使用和制作图3A 图3G的实本文档来自技高网...

【技术保护点】
一种半导体元件的制作方法，其特征在于，包括：提供一基底；形成一栅极介电层于该基底上；形成一栅电极于该栅极介电层上；形成一间隔件于该栅极介电层和该栅电极的侧壁；使用包括多个灯源和一偏压施加系统的快速热工艺装置掺杂该基底，形成一源极/漏极区，在该快速热工艺装置中，所述多个灯源照射气态掺杂物，使气态掺杂物激发成掺杂离子，且掺杂离子受到该偏压施加系统施加的偏压产生移动，掺杂入该基底中。

【技术特征摘要】
2011.09.22 US 13/240,9311.一种半导体元件的制作方法，其特征在于，包括 提供一基底； 形成一栅极介电层于该基底上； 形成一栅电极于该栅极介电层上； 形成一间隔件于该栅极介电层和该栅电极的侧壁； 使用包括多个灯源和一偏压施加系统的快速热工艺装置掺杂该基底，形成一源极/漏极区，在该快速热工艺装置中，所述多个灯源照射气态掺杂物，使气态掺杂物激发成掺杂离子，且掺杂离子受到该偏压施加系统施加的偏压产生移动，掺杂入该基底中。2.根据权利要求1所述的半导体元件的制作方法，还包括对该基底进行一退火步骤，其特征在于该掺杂和该退火步骤于该快速热工艺装置中进行。3.根据权利要求2所述的半导体元件的制作方法，其特征在于使用该快速热工艺装置惨杂该基底，对该基底广生较少的晶格损坏，或完全不会造成晶格损坏。4.根据权利要求2所述的半导体元件的制作方法，其特征在于该退火步骤将该基底加热至 700°C 1200°C。5.根据权利要求1所述的半导体元件的制作方法，其特征在于该施加的偏压为IOV 500V。6.根据权利要求1所述的半导体元件的制作方法，其特征在于该间隔件由四乙基硅氧烷形成。7.根据权利要求1所述的半导体元件的制作方法，其特征在于该气态掺杂物包括硼或磷。8.根据权利要求1所述的半导体元件的制作方法，其特征在于形成栅极介电层于该基底上和形成栅电极于该栅极介电层上的步骤包括 形成一栅极介电材料层于该基底上； 形成一栅极层于该栅极介电层上；及 以光刻方式对该栅极介电材料层和该栅极层进行图案化工艺。9.根据权利要求1所述的半导体元件的制作方法，其特征在于形成间隔件于该栅极介电层和该栅电极的侧壁的步骤包括 形成一间隔件层于该栅电极和该栅极介电层的侧壁；及 进行一非等向性蚀刻工艺，以蚀刻该间隔件层。10.一种半导体元件的制作方法，特征在于，包括 提供一基底，包括一 NMOS区和一 PMOS区； 形成一栅极介电层和一栅电极于该基底的NMOS区和PMOS区上； 形成一第一间隔件层于该栅电极和该基底上； 形成一第一光致抗蚀剂层于该基底的PMOS区上方； 以该PMOS区中的第一光致抗蚀剂层作为掩模，蚀刻...

【专利技术属性】
技术研发人员：章正欣，陈逸男，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：