存储器控制器和动态随机存取存储器接口制造技术

公开了一种存储器控制器和一种动态随机存取存储器（DRAM）接口。存储器控制器实现用于DRAM接口的信号。DRAM接口包括差分时钟信号、未校准并行命令总线和高速串行地址总线。命令总线可以被用于当上电时启动与存储器设备的通信以及用于启动地址总线的校准。

【技术实现步骤摘要】

本专利技术总体上涉及存储器接口，并且，更具体地，涉及存储器控制器和动态随机存取存储器(DRAM)接口。
技术介绍
目前的标准存储器接口通常实现并行命令和地址总线。例如，用于DDR3 SDRAM的JEDEC规范定义了 16个地址引脚(AO-A15 )，3个库(bank)地址引脚(BA0-BA2 )，和5个命令引脚(CS#，CKE#, RAS#, CAS#, WE#)，共计 24 个引脚。用于 GDDR5 SGRAM 的 JEDEC 规范定义了 14个地址引脚(A0-A12 JPiRFU (保留))和4个库地址引脚(BA0-BA3)(经由双倍数据速率寻址来共享9个物理引脚)、I个地址总线反转引脚(ABI#)和5个命令引脚(CS#，CKE#， RAS#, CAS#, WE#)，共计 15 个引脚。其他类型的接口实现高速串行接口。例如，DisplayPort'R和PeripheralComponent Interconnect Express ^ (PCIe)(外围组件互连标准)具有一个或多个用于命令和数据传送的通路(用于通信的差分信号)。然而，串行接口通常需要广泛的校准以提供必要的数据传输带宽。例如，PCIe标准定义了链路训练序列，其必须在数据可以通过该串行链路传输之前执行。链路训练序列发现链路中的通路数量、该链路的最大速度和该链路的物理性质，诸如每个通路的时序偏差。串行链路需要在该链路可以高速操作之前确定这些参数，同时保持数据传输的准确性。这些接口可能还需要诸如Dis丨)layPort_'_;__中的辅助信道的低速边带通信信道以启动校准。常规存储器接口的一个缺点是并行命令和地址总线需要大量的互连。存储器控制器和存储器设备之间的路由可能变得复杂并在印刷电路板的布局中需要很多物理空间。虽然转换成纯粹的串行命令和地址总线可以减少所需的互连数量，但是广泛校准的要求导致了在任何数据可通过链路被传输之前的上电延迟。此外，可能需要边带通信信道以校准串行链路，该串行链路增加了在正常操作期间用不到的额外互连。如上所述，本领域需要一种用于将命令和地址发送到存储器设备的改进技术。
技术实现思路
本专利技术的一个实施例提出了一种经配置以与存储器设备通信的存储器接口。所述存储器接口包括用于将参考时钟信号传输到所述存储器设备的差分时钟信道、用于将一个或多个命令传输到所述存储器设备的未校准并行命令总线和用于将一个或多个地址传输到所述存储器设备的串行地址总线，其中每个地址均识别所述存储器设备内的位置。本专利技术的另一实施例提出了一种包括存储器设备和经配置以与所述存储器设备通信的存储器接口的系统。所述存储器接口包括用于将参考时钟信号传输到所述存储器设备的差分时钟信道、用于将一个或多个命令传输到所述存储器设备的未校准并行命令总线和用于将一个或多个地址传输到所述存储器设备的串行地址总线，其中每个地址均识别所述存储器设备内的位置。本专利技术的又一实施例提出了一种用于与存储器设备通信的方法。所述方法包括以下步骤将参考时钟信号经由差分时钟信道传输到所述存储器设备，将一个或多个命令经由未校准并行命令总线传输到所述存储器设备，以及将一个或多个地址经由串行地址总线传输到所述存储器设备，其中每个地址均识别所述存储器设备内的位置。所公开的技术的一个优势是相对于行业标准并行接口，减少了将命令和地址传输到存储器设备所需的互连的数量。另外，通过从地址总线分离命令总线，小的未校准并行命令总线可以被用于启动串行地址总线的校准，从而避免了对在正常操作期间用不到的独立低速边带通信信道的需要。附图说明 因此，可以详细地理解上述本专利技术的特征，并且可以参考实施例得到对如上面所概括的本专利技术更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅用于示意性地表示本专利技术的典型实施例，因此不应被认为是对本专利技术范围的限制，本专利技术可以具有其他等效的实施方式。图I为示出了经配置以实现本专利技术一个或多个方面的计算机系统的框图；图2示出了根据本专利技术一个实施例的并行处理子系统；图3示出了根据本专利技术一个实施例的存储器接口的一部分；图4示出了根据本专利技术一个实施例的包括多个DRAM模块的并行处理存储器；图5示出了根据本专利技术另一实施例的包括多个DRAM模块的并行处理存储器；以及图6展示了根据本专利技术一个实施例的用于初始化存储器接口的方法的流程图。具体实施例方式在下面的描述中，将阐述大量的具体细节以提供对本专利技术更深入的理解。然而，本领域的技术人员应该清楚，本专利技术可以在没有一个或多个这些具体细节的情况下得以实施。在其他例子中，没有描述公知的特征以避免对本专利技术造成混淆。系统概述图I为示出了经配置以实现本专利技术的一个或多个方面的计算机系统100的框图。计算机系统100包括中央处理单元(CPU) 102和经由存储器桥105通信的系统存储器104。存储器桥105可以是例如北桥芯片，经由总线或其他通信路径(例如超传输(HyperTransport)链路)连接到I/O (输入/输出)桥107。I/O桥107，其可以是例如南桥芯片，从一个或多个用户输入设备108 (例如键盘、鼠标)接收用户输入并且经由存储器桥105将所述输入转发到CPU 102。并行处理子系统112经由总线或其他通信路径(例如PCIExpress、加速图形端口或超传输链路)耦合到存储器桥105 ;在一个实施例中，并行处理子系统112是将像素传递到显示设备110(例如基于传统CRT或IXD的监视器)的图形子系统。系统盘114也连接到I/O桥107。开关116提供I/O桥107与其他诸如网络适配器118和各种外插卡120和121的组件之间的连接。其他组件(未明确示出)，包括USB或其他端口连接、CD驱动器、DVD驱动器、胶片录制设备及类似组件，也可以连接到I/O桥107。使图I中所示各种组件互连的通信路径可以采用任何适合的协议实现，诸如PCI (外围组件互连)、PCI-Express.AGP (加速图形端口)、超传输或者任何其他总线或点到点通信协议，并且不同设备间的连接可采用本领域已知的不同协议。在一个实施例中，并行处理子系统112包含被优化用于图形和视频处理的电路，包括例如视频输出电路，并且构成图形处理单元(GPU)。在另一个实施例中，并行处理子系统112包含被优化用于通用处理的电路，同时保留底层(underlying)的计算架构，本文将更详细地进行描述。在又一个实施例中，可以将并行处理子系统112与一个或多个其他系统元件集成起来，诸如存储器桥105、CPU 102以及I/O桥107，以形成片上系统(SoC)。应该理解，本文所示系统是示例性的，变化和修改都是可能的。连接拓扑，包括桥的数量和布置、CPU 102的数量以及并行处理子系统112的数量，可根据需要修改。例如，在一些实施例中，系统存储器104直接连接到CPU 102而不是通过桥，并且其他设备经由存储器桥105和CPU 102与系统存储器104通信。在其他替代性拓扑中，并行处理子系统112连接到I/O桥107或直接连接到CPU 102，而不是连接到存储器桥105。在其他实施例中，I/ 0桥107和存储器桥105可能被集成到单个芯片上。大量实施例可以包括两个或多个CPU102以及两个或多个并行处理系统1本文档来自技高网...

【技术保护点】
一种经配置以与存储器设备通信的存储器接口，所述存储器接口包括：差分时钟信道，其用于将参考时钟信号传输到所述存储器设备；并行命令总线，其用于将一个或多个命令传输到所述存储器设备，其中所述并行命令总线不要求在上电时校准；和串行地址总线，其用于将一个或多个地址传输到所述存储器设备，其中每个地址均识别所述存储器设备内的位置。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：阿洛克·古普塔，巴里·A·瓦格纳，
申请(专利权)人：辉达公司，
类型：发明
国别省市：