带有泄漏电流测试结构的集成电路制造技术

一种集成电路包括围绕着设置在基板上方的电路设置的密封环结构。第一焊盘与该密封环结构电连接。泄漏电流测试结构与该密封环结构相邻地设置。第二焊盘与该泄漏电流测试结构电连接，其中，该泄漏电流测试结构被配置为在密封环结构和泄漏电流测试结构之间提供泄漏电流测试。本发明专利技术还公开了一种带有泄漏电流测试结构的集成电路。

【技术实现步骤摘要】

本专利技术大体上涉及的是半导体封装系统领域，尤其涉及的是带有泄漏电流测试结构的集成电路。
技术介绍
在电子技术中，集成电路(1C)是ー种在薄半导体材料基板表面加工而成的微型电子电路(包括半导体器件以及无源部件)。通常，在晶圆上同时制造多个集成电路。一旦制作完成，晶片就被分割成单个的芯片。按照惯例，通常通过沉积钝化结构来保护芯片的最上表面。然而，这种钝化结构却不能覆盖每个切割所得的芯片的边缘。因此，每个切割所得的芯片的边缘暴露在湿气和离子污染物中。因此，在切割晶圆之前，作为制造1C管芯的一部分，通常至少围绕着每个芯片的上边缘形成也被称为“保护环”的“密封环”。密封环可以提供加固的结构并且阻止湿气和游离离子污染物进入芯片有源电路区域，影响工作可靠性。
技术实现思路
为了解决现有技术所存在的问题，根据本专利技术的ー个方面，提供了ー种集成电路，包括密封环结构，围绕着设置在基板上方的电路设置；第一焊盘，与所述密封环结构电连接；泄漏电流测试结构，与所述密封环结构相邻地设置；以及第ニ焊盘，与所述泄漏电流测试结构电连接，其中，所述泄漏电流测试结构被配置为在所述密封环结构和所述泄漏电流测试结构之间提供泄漏电流测试。在该集成电路中，所述泄漏电流测试结构与所述集成电路的角部相邻地设置。在该集成电路中，所述密封环结构具有第一部分和第二部分，所述密封环结构的第一部分与所述电路的边缘基本上平行，所述密封环结构的第二部分与所述第一部分呈大约45度角倾斜，并且所述泄漏电流测试结构的至少一部分与所述第二部分基本上平行，所述泄漏电流测试结构以平行的方式沿着所述密封环结构的第一部分延伸大约70 μ m至大约200 μ m，或者所述泄漏电流测试结构的至少ー个部分与所述密封环结构的第二部分隔开大约3 μ m或更少，或者所述泄漏电流测试结构的至少一部分在所述基板上方设置的互连结构中垂直地布置。在该集成电路中，所述泄漏电流测试结构是设置在所述基板上方的菊链的部分，所述集成电路进一歩包括第三焊盘，与所述菊链电连接，其中，所述菊链被配置为提供所述菊链的导通性测试。根据本专利技术的另一方面，提供了ー种集成电路，包括密封环结构，围绕着设置在基板上方的电路设置；第一焊盘，与所述密封环结构电连接；菊链，设置在所述基板上方；以及第二焊盘，与所述菊链电连接。在该集成电路中，所述菊链与所述集成电路的角部相邻地设置，所述密封环结构具有第一部分和第二部分，所述密封环结构的第一部分与所述电路的边缘基本上平行，所述密封环结构的第二部分与第一部分大约呈45度布置，并且所述菊链的至少一个部分与所述密封环结构的第二部分基本上平行，其中，所述菊链的至少一个部分以平行的方式沿着所述密封环结构的所述第一部分延伸大约70 至大约200 ym，或者所述菊链的至少一个部分与所述密封环结构的第二部分隔开大约3 u m或更少。该集成电路进一步包括第三焊盘，与所述菊链电连接，其中，所述菊链被配置为提供所述菊链的导通性测试，或者所述菊链在所述基板上方设置的互连结构中垂直地布置。根据本专利技术的又一方面，提供了一种集成电路，包括密封环结构，围绕着设置在基板上方的电路设置；第一焊盘，与所述密封环结构电连接；菊链，设置在所述基板上方，其中，所述菊链与所述集成电路的角部相邻地设置；第二焊盘，与所述菊链的第一部分电连接；以及第三焊盘，与所述菊链的第二部分电连接，其中，所述菊链被配置成提供所述菊链的导通性测试。·在该集成电路中，所述密封环结构具有第一部分和第二部分，所述密封环结构的第一部分与所述电路的边缘基本上平行，所述密封环结构的第二部分与第一部分大约呈45度布置，并且所述菊链的至少一个部分与所述密封环结构的第二部分基本上平行，以及所述菊链的至少一个部分以平行的方式沿着所述密封环结构的第一部分延伸大约70 y m至大约200 u m，或者所述菊链的至少一个部分与所述密封环结构的第二部分隔开大约3 u m或更少。在该集成电路中，所述菊链在所述基板上方设置的互连结构中垂直地布置。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图IA是示例性集成电路的示意性俯视图；图IB是示出了示例性集成电路的放大的角部的示意图；图IC是泄漏电流测试结构沿图IB所示的剖切线1C-1C所截取的示意性截面图；图2示出的是带有菊链的示例性集成电路的放大的角部。具体实施例方式如上所述，密封环被配置成提供加固的结构并阻止湿气和游离离子污染物进入芯片有源电路区域，影响运行可靠性。申请人发现，与密封环相邻的超低介电常数(ELK)层可能会产生小裂缝和/或损伤。小裂缝和/或损伤可能不会对密封环的物理结构造成影响，也无法从显微镜观察到。然而，小裂缝和/或损伤可能产生处在密封环和邻近密封环的电路之间的泄漏路径。泄漏电流可通过小裂缝和损伤在密封环和电路之间流动，消耗电路功率。应当理解，以下公开提供了多种不同实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。另外，本专利技术可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。而且，在下面的公开中，一个部件在另ー个部件上，与其连接和/或与其耦合的连接方式可以包括这些部件直接接触形成的实施例，并且也可以包括其他部件可以形成在这些之间使得这些部件可以不直接接触的实施例。此外，在此可使用例如“在...之下”、“在...之上”、“水平的”、“垂直的“、“在...上面”、“在...下面”、“向上的”、“向下的”、“顶部”、“底部”等以及其派生词(例如，“水平地”、“向下地”、“向上地”等)空间关系术语，以容易地描述如图中所示的一个部件与另一部件的关系。这些空间关系术语g在涵盖器件(包括部件)的不同方位。附图1A是示例性集成电路的示意性的俯视图。在图1A中，集成电路100包括围绕着设置在基板101上的电路120设置的密封环结构110。密封环结构110被配置为提供加固的结构并避免电路120遭受湿气和游离的离子污染物的影响。如图1A所示，集成电路100包括4个角部，其中之一是角部121。在一些实施例中，基板101可以包括元素半导体，包括硅晶体或锗晶体，多晶结构或非晶结构；化合物半导体，包括碳化硅，神化镓、磷化镓、磷化铟、神化铟和/或锑化铟；合金半导体,包括 SiGe, GaAsP, AlInAs、AlGaAs、GalnAs、GalnP 和/或 GalnAsP ;其他任意合适的材料；或其组合。在至少ー个实施例中，该合金半导体基板可以具有渐变的SiGe部件，其中，Si和Ge成分从该渐变的SiGe部件的ー个位置上的ー个比例变化到另ー个位置上的另ー个比例。在另ー个实施例中，SiGe合金形成在硅基板上方。在另ー个实施例中，SiGe基板是应变的。此外，半导体基板可以是绝缘体上半导体，诸如，绝缘体上硅(SOI)或薄膜晶体管(TFT)。在一些实例中，半导体基板可包括掺杂的外延(epi)层或埋层。在其他实例中，化合物半导体基板可具有多层结构，本文档来自技高网...

【技术保护点】
一种集成电路，包括：密封环结构，围绕着设置在基板上方的电路设置；第一焊盘，与所述密封环结构电连接；泄漏电流测试结构，与所述密封环结构相邻地设置；以及第二焊盘，与所述泄漏电流测试结构电连接，其中，所述泄漏电流测试结构被配置为在所述密封环结构和所述泄漏电流测试结构之间提供泄漏电流测试。

【技术特征摘要】
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【专利技术属性】
技术研发人员：杨宗颖，陈宪伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：