基于查找表的QC-LDPC码的并行编码器和编码方法技术

本发明专利技术涉及一种解决QC-LDPC码并行编码的方案，其特征在于，所述QC-LDPC并行编码器主要由寄存器、查找表、bc位二输入异或门和b位二输入异或门四部分组成。本发明专利技术提供的QC-LDPC并行编码器，能充分利用FPGA逻辑资源中的查找表功能，在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

【技术实现步骤摘要】

本专利技术涉及通信领域，特别涉及一种通信系统中QC-LDPC码编码器的并行实现方 法。
技术介绍
由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。低密度奇偶校验(Low-Density Parity-Check, LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码,其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以实现。SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」(I彡i彡a, I彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。a路并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。当采用FPGA实现高速编码时，如此多的资源需求意味本文档来自技高网...

【技术保护点】
一种QC？LDPC码的并行编码器，QC？LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi，j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，a被分解为a=ux，u和x皆为非1的正整数，生成矩阵G对应码字(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，第i段信息向量si=(si,1,si，2,…,si,b)，校验向量p被等分为c段，即p=(p1,p2,…,pc)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于缓存信息向量s=(s1,s2,…...

【技术特征摘要】

【专利技术属性】
技术研发人员：张鹏，蔡超时，杨刚，王菲，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：