本发明专利技术涉及一种解决QC-LDPC码并行编码的方案，其特征在于，所述QC-LDPC并行编码器主要由寄存器、查找表、bc位二输入异或门和b位二输入异或门四部分组成。本发明专利技术提供的QC-LDPC并行编码器，能充分利用FPGA逻辑资源中的查找表功能，在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。
【技术实现步骤摘要】
本专利技术涉及通信领域，特别涉及一种通信系统中QC-LDPC码编码器的并行实现方 法。
技术介绍
由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。低密度奇偶校验(Low-Density Parity-Check, LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码,其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以实现。SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」(I彡i彡a, I彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。a路并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。当采用FPGA实现高速编码时，如此多的资源需求意味着功耗大、成本高。
技术实现思路
针对QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本专利技术提供了一种基于查找表的并行编码方法，充分利用FPGA逻辑资源中的查找表功能，能在保持编码速度不变的前提下，有效减少资源需求。如图I所示，QC-LDPC码的并行编码器主要由4部分组成寄存器、查找表、be位二输入异或门和b位二输入异或门。整个编码过程分4步完成 第I步，输入信息向量S，保存至寄存器R1 Ra，清零寄存器Ra+1 Rt ;第2步，寄存器R1 Ra串行左移I次，查找表L1 Lx分别输入向量Ii1'和输出向量V广vx，bc位二输入异或门B1 Bjri对向量V1'求和，得到向量vx+1，b位二输入异或门A1 (I彡I彡c)将向量vx+1的第I段b比特与寄存器Ra+i串行循环左移I次的结果相加，和存回寄存器Ra+1 ;第3步，重复第2步b次；第4步，并行输出码字(S，P)。本专利技术提供的QC-LDPC并行编码器，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。关于本专利技术的优点与精神可通过接下来的专利技术详述及附图得到进一步的了解。附图说明图I是QC-LDPC码的并行编码器整体结构；图2比较了传统的a路并行SRAA法与本专利技术的资源消耗。具体实施例方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为对本专利技术的限定。QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」(I彡i彡a, I彡j彡t)构成的阵列权利要求1.一种QC-LDPC码的并行编码器，QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」构成的阵列,其中，a、t和b皆为正整数，t=a+c, I彡i彡a, I彡j彡t, a被分解为a=ux，u和X皆为非I的正整数，生成矩阵G对应码字(S，P)，G的前a块列对应的是信息向量S，后c块列对应的是校验向量P，以b比特为一段，信息向量s被等分为a段， 即S=G1, S2,…，sa),第i段信息向量Si= (Si，P Sij2,…，Sijb)，校验向量P被等分为C段，即 P= (P1, P2,…，P。)，其特征在于，所述编码器包括以下部件寄存器R1 Rt，寄存器R1 Ra用于缓存信息向量S= (S1, S2,-, Sa)，寄存器Ra+1 Rt用于计算和存储校验向量P= (P1, Pb…，Pc);查找表L1 Lx,分别并行输入u位信息比特构成的向量hm={smu_u+1, k, smu_u+2，k,…，smu, J，并行输出be位向量Vm,其中，l^m^x,l^k^b；be位二输入异或门B1 Bjri，将向量V1^x加在一起，得到向量vx+1 ；b位二输入异或门A1 (A1将向量vx+1的第I段连续b比特累加到寄存器Ra+1中，其中，I < I < C。2.如权利要求I所述的并行编码器，其特征在于，所述查找表L1 Lx分别完成不同的 u位信息比特与子块首行矩阵F广Fx的乘积,查找表Lm的输入是hm,每一路输出是hm与子块首行矩阵Fm对应列的乘积，总输出构成了向量vm。3.如权利要求I所述的并行编码器，其特征在于，所述向量vx+1中的每个元素是向量 Ih^h2，…，hx}与块首行矩阵F对应列的乘积，vx+1是向量Ihph2，…，hx}与块首行矩阵F的乘积。4.一种QC-LDPC码的并行编码方法，QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」构成的阵列,其中，a、t和b皆为正整数，t=a+c, I彡i彡a, I彡j彡t, a被分解为a=ux，u和X皆为非I的正整数，生成矩阵G对应码字(S，P)，G的前a块列对应的是信息向量S，后c块列对应的是校验向量P，以b比特为一段，信息向量s被等分为a段， 即S=G1, S2,…，sa),第i段信息向量Si= (Si，P si；2,…，Sijb)，校验向量P被等分为C段，即 P= (P1, P2,…，P。)，其特征在于，所述编码方法包括以下步骤第I步，输入信息向量s，保存至寄存器R1 Ra，清零寄存器Ra+1 Rt ；第2步，寄存器R1 Ra串行左移I次，查找表L1 Lx分别输入向量Ii1Ix和输出向量 νΓνχ, be位二输入异或门B1 对向量V广Vx求和,得到向量vx+1, b位二输入异或门A1 将向量vx+1的第I段b比特与寄存器Ra+1串行循环左移I次的结果相加，和存回寄存器匕+1， 其中，I彡I彡c ;第3步，重复第2步b次，完成后，寄存器R1 Ra存储的是信息向量S= (Sl，S2，…，sa)， 寄存器Ra+1 Rt存储的是校验向量P= (P1, P2, ...，Pc);第4步，并行输出码字(s, P)。全文摘要本专利技术涉及一种解决QC-LDPC码并行编码的方案，其特征在于，所述QC-LDPC并行编码器主要由寄存器、查找表、bc位二输入异或门和b位二输入异或门四部分组成。本专利技术提供的QC-LDPC并行编码器，能充分利用FPGA逻辑资源中的查找表功能，在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。文档编号H03M13/11GK102938652SQ20121047435公开日2013年2月20日 申请日期2012年11月21日 优先权日2012年11月21日专利技术者张鹏, 蔡超时, 杨刚, 王菲 申请人:苏州威士达信息科技有限公司本文档来自技高网...
【技术保护点】
一种QC？LDPC码的并行编码器，QC？LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi，j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，a被分解为a=ux，u和x皆为非1的正整数，生成矩阵G对应码字(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，第i段信息向量si=(si,1,si，2,…,si,b)，校验向量p被等分为c段，即p=(p1,p2,…,pc)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于缓存信息向量s=(s1,s2,…,sa)，寄存器Ra+1～Rt用于计算和存储校验向量p=(p1,p2,…,pc)；查找表L1～Lx，分别并行输入u位信息比特构成的向量hm={smu？u+1,k，smu？u+2,k，…,smu，k}，并行输出bc位向量vm，其中，1≤m≤x，1≤k≤b；bc位二输入异或门B1～Bx？1，将向量v1~vx加在一起，得到向量vx+1；b位二输入异或门A1～Ac，Al将向量vx+1的第l段连续b比特累加到寄存器Ra+l中，其中，1≤l≤c。...
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹏，蔡超时，杨刚，王菲，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：
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