一种基于可逆逻辑的16比特进位选择加法器制造技术

本发明专利技术公开一种可逆逻辑进位选择加法器，涉及微电子技术领域。与传统的逐位加法器不同，本发明专利技术使用可逆逻辑的设计方法，来实现16比特的进位选择加法器。进位选择加法器是对传统逐位加法器的优化，能够大幅度减少电路延时。同时，可逆逻辑能够在保证器件运算功能的前提条件下减少能量损耗。本发明专利技术对全加器进行可逆逻辑设计，使其在保证器件逻辑计算功能正确的条件下，大幅度减小器件的功耗。

【技术实现步骤摘要】

本专利技术涉及微电子
，尤其涉及数字电路进位选择加法器设计。
技术介绍
随着现今集成电路设计与工艺的发展，电子工程师将越来越多的高频率逻辑元器件放入了越来越小的集成电路中。而同时，逻辑元器件的功耗与发热问题已经引起了越来越多人的注意，因为这些问题不仅仅会导致资源的浪费，而且过热的温度也会使逻辑元器件发生损坏。根据兰道尔原则(Landauer’ s principle):任何信息逻辑上不可逆操作,每擦除I位的信息，必然会产生In 2 X kT的热量，k代表玻耳兹曼常数，T代表温度。而逻辑元器件中所产生的所有不必要的热量会导致能量的损失，同时过高的温度也会使电子元器件工作变得不稳定。所以，根据兰道尔原则如果在所需的电路中所有的逻辑元器件都使用可 逆逻辑门，或者说在设计电路时所有的电路模块都是基于可逆逻辑思想设计的，那么所设计的电路中的能量损耗将降到最低水准，或者可以完全避免。传统的进位选择加法器的设计初衷是可以高速执行加法运算，但是其代价是增大了传统的逐位进位加法器的电路面积。公开号CN97198461. I的中国专利申请公开了一种可以应用于数字电路领域的加法器电路，用于计算表示所述第一二进制数与所述第二二进制数的对应位块及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各可具有值P或Q之一的两个信号V与W，进位生成控制信号按照下述关系从所述和中编码进位结果V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V古W表示进位传播,从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的I。但是上述专利申请技术没有能降低功耗，也没有降低加法器的延时。由台湾国立清华大学的张庆元教授提出，可以使用一个逐位进位加法器与一个加‘I’电路模块来代替传统进位选择加法器的两个逐位进位加法器，这样可以使进位选择加法器的电路面积大幅减小。但是，这种进位选择加法器在设计时并没有使用可逆逻辑原则，也没有在电路中使用可逆逻辑门来使功耗降低。
技术实现思路
本专利技术所要解决的技术问题是，针对现有技术数字电路中器件功耗高的缺陷，使用可逆逻辑门设计一种16比特进位选择加法器，能大幅度减小器件的功耗，并降低延时。本专利技术解决上述技术问题的技术方案是基于可逻辑门设计一种16比特进位选择加法器，该16比特进位选择加法器由四级4比特可逆进位选择加法器级联构成，其量子代价为436，进位输入Ci输入第一级4比特可逆进位选择加法器进位输入端，每一级4比特可逆进位选择加法器分别计算本级的4位结果S0-S3，S4-S7, S8-S11与S12-S15以及相对应的进位输出CoO, Col, Co2，Co3，将前三级进位输出CoO, Col，Co2分别输入下一级相应的进位输入端作为下一级4比特可逆进位选择加法器的进位输入，最后一级进位输出Co3作为16比特可逆进位选择加法器的进位输出，四个4比特可逆进位选择加法器的计算同步。其中，4比特可逆进位选择加法器包括4个双派瑞斯可逆门，I个基于可逆逻辑的加‘I’运算模块，5个基于可逆逻辑的二选一多路复用器构成，量子代价为109，4个双派瑞斯可逆门级联构成一个4比特可逆链式加法器，4比特可逆链式加法器进行进位输入为“O”的加运算时的运算结果K0-K3及进位输出CK输入加“I”运算模块进行加“I”运算，得到进位输入为“I”的运算结果L0-L3，及进位输出CL，将加“I”运算模块的输出LOKO, L1K1, L2K2, L3K3及进位输出CLCK分别输入五个可逆二选一多路复用器的输入端，进位输入端信号Ci作为可逆二选一多路复用器的控制信号，当Ci为“O”时，该多路复用器输出K0-K3以及进位输出CK;当Ci为“I”时，该多路复用器输出L0-L3及进位输出CL。加‘I’运算模块采用4个相同的加模块依次级联构成，每个加模块包括2个托福利可逆门和2个斯诺特可逆门，由托福利可逆门和斯诺特可逆门相间隔级联构成，量子代价为30。二选一多路复用器包括一个托福利可逆门、两个斯诺特可逆门，两个斯诺特可逆门相互级联，两个斯诺特可逆门的输出均连接托福利可逆门的输入，其量子代价为11。本专利技术电路设计过程中均遵从可逆逻辑设计原则，在逻辑计算的过程中没有信息 的擦除。与传统的进位选择加法器相比，本专利技术能将进位选择加法器的能量损耗降低到最低的水平，甚至完全消除。附图说明图I为16比特可逆进位选择加法器原理结构图；图2为4比特可逆进位选择加法器内部接线图；图3为4比特可逆进位选择加法器原理结构图；图4为加‘I’电路模块(Add one circuit block)可逆逻辑设计逻辑简图；图5为二选一多路复用器可逆逻辑设计逻辑简图。具体实施例方式如图I所示为16比特可逆进位选择加法器。其由四个4比特可逆进位选择加法器级联构成，其量子代价为436。该加法器有137个输入端，其中A0-A15，B0-B15, Ci为有效输入端，其余104个输入端为冗余输入。该加法器也具有137个输出端，其中S0-S15与Co为有效输出端，其余120个输出端为垃圾输出。如图I所示，由每一级4比特可逆进位选择加法器分别计算出本加法器的4位结果S0-S3，S4-S7, S8-S11与S12-S15以及相对应的本级的进位输出CoO, Col, Co2与Co3，将CoO, Col与Co2分别输入下一级相应的进位输入端口作为下一级四位加法器的进位输入，Co3作为整个16比特可逆进位选择加法器的进位输出。该16比特可逆进位选择加法器每个四位可逆进位选择加法器的计算过程是同步的，在计算过程中不需要进行进位等待，只需要在选择计算结果的时候对上一级4比特可逆进位选择加法器的进位输出进行等待，进位从而减少了整个16比特可逆进位选择加法器的延时。其中，AO至A15为16比特的被加数输入端口，BO至B15为16比特的加数输入端口，Ci为加法器的进位输入端。CoO, Col, Co2表示每一级4比特可逆进位选择加法器所产生的本级进位输出，也是对下一级加法器的进位输入。端口 SO至S15表示相加结果的输出端口。端口 Co3表示16位可逆进位加法器的进位输出端。如图2所示为4比特可逆进位选择加法器的内部结构图，图3所示为其原理图。4比特可逆进位选择加法器其由四个双派瑞斯(double peres)可逆门，一个基于可逆逻辑设计的加‘I’电路模块，五个基于可逆逻辑设计的二选一多路复用器构成，量子代价为109。每个双派瑞斯可逆门构成一个2比特可逆全加器，四个双派瑞斯可逆门通过串联方式可构成一个4比特可逆链式加法器。当进位输入为“O”的时候，本可逆链式加法器的计算结果K0-K3以及进位输出CK，输入加‘I’电路模块输入端，加‘I’电路模块对4比特可逆链式加法器的输出K0-K3以及其进位输出CK进行加“I”操作。当进位输入为“I”时加‘I’电路模块获得计算结果L0-L3及进位输出CL。最后，将输出K0-K3，L0-L3，以及进位CK和LK从加‘I’运算模块输出到相对应的可逆二选一多路复用器的输入端。该加法器有35个输入端，其中A0-A3，B0-B3与Ci为有效输入端，其余26个输入端为冗余输入。同时，该加法器也具有35个输出端，其本文档来自技高网...

【技术保护点】
一种基于可逆逻辑的16比特进位选择加法器，其特征在于：该16比特进位选择加法器由四级4比特可逆进位选择加法器级联构成，其量子代价为436，进位输入Ci输入第一级4比特可逆进位选择加法器进位输入端，每一级4比特可逆进位选择加法器分别计算本级的4位结果S0？S3,S4？S7,S8？S11和S12？S15以及相对应的进位输出Co0,Co1,Co2，Co3，将前三级进位输出Co0,Co1，Co2分别输入下一级相应的进位输入端作为下一级4比特可逆进位选择加法器的进位输入，最后一级进位输出Co3作为16比特可逆进位选择加法器的进位输出，四个4比特可逆进位选择加法器的计算同步。

【技术特征摘要】

【专利技术属性】
技术研发人员：庞宇，王骏超，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：