用于FPGA的时钟的电路制造技术

一种电路（1），包括：FPGA（2），其具有FLL电路（5）；第一频率的基准时钟（4），或用于接收具有第一频率的基准时钟的信号的基准时钟输入；数字控制振荡器（3），其输出用于FPGA（2）的时钟信号，其中FLL电路（5）被设计为在基准时钟的第二数目的周期期间检测数字控制振荡器（4）的时钟信号的第一数目，其中第一数目大于第二数目，以及输出反馈信号以控制第一数目和第二数目之间的比率，因为反馈信号作用于数字控制振荡器的频率。

【技术实现步骤摘要】
【国外来华专利技术】

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：马克·施拉赫特尔，罗穆亚尔德·吉拉尔迪，
申请(专利权)人：恩德莱斯和豪瑟尔两合公司，
类型：
国别省市：