一种韦根数据处理装置及方法制造方法及图纸

本发明专利技术公开了一种韦根数据处理装置及方法，该装置包括：接收器、接收缓冲器、奇偶校验器、逻辑控制器、FIFO模块、寄存器、计时器、发送缓冲器、发送器、时钟系统及用于与上位机通信的USI接口，所述接收器的输出端通过接收缓冲器与奇偶校验器的输入端连接，所述逻辑控制器的输出端通过发送缓冲器与发送器的输入端连接，所述逻辑控制器通过总线分别与接收器、奇偶校验器、FIFO模块、寄存器、USI接口、计时器及发送器连接。本发明专利技术直接对根据韦根协议对韦根数据进行独立的读取、写入及校正处理，通信速度快且响应速度快。本发明专利技术作为性能优良的一种韦根数据处理装置及方法可广泛应用于通讯行业中。

【技术实现步骤摘要】

本专利技术涉及一种数据处理装置及方法，特别是。
技术介绍
韦根(Wiegand)协议是由摩托罗拉公司制定的一种通讯协议，它适用于涉及门禁控制系统的读卡器和卡片的许多特性，现已被广泛应用为非接触式IC卡读卡器(简称读卡器)的数据通信协议，如在在安防系统中，读卡器直接与主控芯片进行通信。韦根协议主要定义的是数据传输方式在数据的传输中只需两条数据线，一条为DATAO,另一条为DATA1，DataO和Datal两根数据线分别传输O和I。现在应用最多的是 26bit，34bit，36bit，44bit等数据格式。数据传输速率较慢，上限仅为500bit/S。在安防系统应用中，系统均需要使用软件对韦根数据进行逐位读取、写入、校正处理，而且要求有较高的处理速度。由于韦根数据自身的特性，其通信速度慢，造成主控芯片产生较多的中断，造成系统中断资源的浪费，严重降低系统的响应速度，影响系统综合性倉泛。
技术实现思路
为了解决上述的技术问题，本专利技术提供了一种通信速度快且响应速度快的韦根数据处理装置，本专利技术还提供了一种通信速度快且响应速度快的韦根数据处理方法。本专利技术解决其技术问题所采用的技术方案是 一种韦根数据处理装置，包括接收器、接收缓冲器、奇偶校验器、逻辑控制器、FIFO模块、寄存器、计时器、发送缓冲器、发送器、时钟系统及用于与上位机通信的USI接口，所述接收器的输出端通过接收缓冲器与奇偶校验器的输入端连接，所述逻辑控制器的输出端通过发送缓冲器与发送器的输入端连接，所述逻辑控制器通过总线分别与接收器、奇偶校验器、FIFO模块、寄存器、USI接口、计时器及发送器连接，所述时钟系统为逻辑控制器、寄存器及计时器提供时序信号。进一步，所述FIFO模块及寄存器集成在一 RAM上。进一步，还包括看门狗单元，所述看门狗单元通过总线与逻辑控制器连接。进一步,还包括Flash单元,所述Flash单元通过总线与逻辑控制器连接。本专利技术解决其技术问题所采用的另一技术方案是 一种韦根数据处理方法，包括 初始化； 当检测到输入韦根数据时，对韦根数据进行接收； 将接收到的韦根数据传送到上位机； 当检测到上位机的主动通信时，作出响应。进一步，当检测到输入韦根数据时，对韦根数据进行接收这一步骤，其包括 逻辑控制器触发定时器开始计算接收超时时间；接收器通过移位操作对韦根数据进行接收，并将韦根数据存入接收缓冲器中； 根据接收超时时间判断接收是否超时，若超时，则执行下一步骤，反之，则继续执行上一步骤； 将接收缓冲器中的韦根数据发送到奇偶校验器； 当奇偶校验器对韦根数据进行接收后，奇偶校验器对韦根数据进行奇偶校验，并将校验结果及韦根数据发送到逻辑控制器； 逻辑控制器对接收的校验结果进行判断，若判断校验结果是正确的，则逻辑控制器将韦根数据压入FIFO模块，将存储在寄存器中的FIFO模块非空状态位置位，并清空接收缓冲器，重新等待接收韦根数据；，否则，则直接清空接收缓冲器，重新等待接收韦根数据。进一步，将接收到的韦根数据传送到上位机这一步骤，其包括 检查FIFO模块的非空状态位，若FIFO模块非空状态位是置位状态，则逻辑控制器置位上位机中断信号； 上位机响应上位机中断信号，发送取数据指令； 逻辑控制器提取存储在FIFO模块中的韦根数据，进而将该韦根数据传送到上位机； 逻辑控制器检查FIFO模块中是否还有韦根数据，若无韦根数据，则将存储在寄存器中的FIFO模块非空状态位复位，并复位上位机中断信号。进一步，当检测到上位机的主动通信时，作出响应这一步骤，其包括 当检测到上位机主动通信时,检查上位机的通信内容； 当检测到上位机主动通信时,检查上位机的通信内容； 若通信内容为发送数据指令，则逻辑控制器接收上位机发送的韦根数据，并将其发送出去。进一步，若通信内容为发送数据指令，则逻辑控制器接收上位机发送的韦根数据，并将其发送出去这一步骤，其包括 若通信内容为发送数据指令，逻辑控制器接收上位机发送的韦根数据并将其存储在寄存器中，同时标志数据发送标志位； 逻辑控制器从寄存器中将上位机发送的韦根数据提取出来并传送到发送缓冲器； 发送器通过移位操作，将发送缓冲器中的韦根数据逐步输出； 韦根数据发送完毕后，清除数据发送标志位。本专利技术的有益效果是本专利技术的一种韦根数据处理装置，无须使用其他辅助软件，可直接对根据韦根协议对韦根数据进行独立的读取、写入及校正处理，通信速度快且响应速度快。本专利技术的另一有益效果是本专利技术的一种韦根数据处理方法，无须使用其他辅助软件，直接对根据韦根协议对韦根数据进行独立的读取、写入及校正处理，通信速度快且响应速度快。附图说明下面结合附图和实施例对本专利技术作进一步说明。图I是本专利技术的一种韦根数据处理装置的结构框 图2是本专利技术的一种韦根数据处理装置的实施例的结构框图；图3是本专利技术的一种韦根数据处理方法的工作流程 图4是图3中的步骤当检测到输入韦根数据时，对韦根数据进行接收的详细流程图； 图5是图3中的步骤将接收到的韦根数据传送到上位机的详细流程 图6是图3中的步骤当检测到上位机的主动通信时，作出响应的详细流程 图7是图6中的步骤若通信内容为发送数据指令，则逻辑控制器接收上位机发送的韦根数据，并将其发送出去的详细流程图。具体实施例方式为了方便下文的描述，首先给出以下名词解释 USI :通用串行接口 ；· FIFO (First In First Out):先进先出的数据缓存器; RAM ( Random Access Memory):随机存储器； Flash :闪存； SPI (Serial Peripheral Interface):串行外设接口 ； IIC (Inter-Integrated Circuit)一种总线结构。参照图1，本专利技术提供一种韦根数据处理装置，包括接收器、接收缓冲器、奇偶校验器、逻辑控制器、FIFO模块、寄存器、计时器、发送缓冲器、发送器、时钟系统及用于与上位机通信的USI接口，所述接收器的输出端通过接收缓冲器与奇偶校验器的输入端连接，所述逻辑控制器的输出端通过发送缓冲器与发送器的输入端连接，所述逻辑控制器通过总线分别与接收器、奇偶校验器、FIFO模块、寄存器、USI接口、计时器及发送器连接，所述时钟系统为逻辑控制器、寄存器及计时器提供时序信号。进一步作为优选的实施方式，所述FIFO模块及寄存器集成在一 RAM上。进一步作为优选的实施方式，还包括看门狗单元，所述看门狗单元通过总线与逻辑控制器连接。进一步作为优选的实施方式,还包括Flash单元,所述Flash单元通过总线与逻辑控制器连接。其中，接收器，用于通过移位操作来接收韦根数据，并将韦根数据存入接收缓冲器中； 接收缓冲器，用于存储接收器接收的韦根数据； 奇偶校验器，用于对韦根数据进行奇偶校验，并将校验结果及韦根数据发送到逻辑控制器； FIFO模块，用于存储韦根数据；可采用4个64Bit的寄存器组成； 寄存器，用于存放状态位及标志位； 发送缓冲器，用于存储并缓冲要发送的韦根数据； 这里，接收缓冲器及发送缓冲器均采用64Bit的缓冲器，因为目前应用较多的韦根数据格式主要为26Bit、34Bit、36Bit及44B本文档来自技高网...

【技术保护点】
一种韦根数据处理装置，其特征在于，包括：接收器、接收缓冲器、奇偶校验器、逻辑控制器、FIFO模块、寄存器、计时器、发送缓冲器、发送器、时钟系统及用于与上位机通信的USI接口，所述接收器的输出端通过接收缓冲器与奇偶校验器的输入端连接，所述逻辑控制器的输出端通过发送缓冲器与发送器的输入端连接，所述逻辑控制器通过总线分别与接收器、奇偶校验器、FIFO模块、寄存器、USI接口、计时器及发送器连接，所述时钟系统为逻辑控制器、寄存器及计时器提供时序信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：区英杰，梁红波，
申请(专利权)人：广州英码信息科技有限公司，
类型：发明
国别省市：