一种半导体封装件，包括导线架、芯片、数个导电凸块及封胶体。导线架具有数个内引脚及数个外引脚，内引脚具有数个第一接垫，外引脚具有数个第二接垫，至少一第二接垫的中心偏离对应的一第一接垫的中心。芯片设置于内引脚上。导电凸块电性连接芯片与第一接垫。封胶体包覆内引脚、芯片及导电凸块。
【技术实现步骤摘要】
本专利技术是有关于一种，且特别是有关于一种具有导线架的半导体封装件，且此导线架具有数个内引脚及数个外引脚的。
技术介绍
四方形平面无引脚封装(Quad Flat Non-Ieaded Package,QFN)的体积小，生产良率高，且具有减少引脚电感、脚位面积(footprint)小、厚度小且信号传输速度快等优点，因此，四方扁平无引脚封装为一种普遍的封装结构且适于用来作为高频(例如射频频宽(radio frequency bandwidth))传输的芯片封装。但四方形平面无引脚封装多为打线接合 产品，在高频应用时会带来许多杂讯而无法满足功能要求。 覆晶接合(Flip Chip, FC)属于阵列式接合,能应用于极高密度的封装接合工艺，可以解决高频响应的功能性需求，但通常需使用塑胶基板作为载体，因此成本较高。
技术实现思路
本专利技术有关于一种。半导体封装件具有一导线架，此导线架具有数个内引脚及数个外引脚，内引脚具有数个第一接垫，外引脚具有数个第二接垫，且至少一第二接垫的中心偏离对应的一第一接垫的中心。利用导线架不对称的引脚设计，使得传统四方形平面无引脚封装可采用覆晶接合取代打线接合，以符合高频产品的需求,并达到降低成本的目的。根据本专利技术的一方面，提出一种半导体封装件，包括导线架、芯片、数个导电凸块及封胶体。导线架具有数个内引脚及数个外引脚，内引脚具有数个第一接垫，外引脚具有数个第二接垫，至少一第二接垫的中心偏离对应的一第一接垫的中心。芯片设置于内引脚上。导电凸块电性连接芯片与第一接垫。封胶体包覆内引脚、芯片及导电凸块。根据本专利技术的另一方面，提出一种半导体封装件的制造方法，半导体封装件的制造方法包括以下步骤。提供一金属导线架，金属导线架具有一第一表面及与第一表面相对的一第二表面。进行一第一蚀刻工艺，图案化金属导线架的第一表面，以形成数个第一接垫于第一表面上。提供一芯片，芯片具有一主动表面，主动表面具有数个导电凸块。设置芯片于第一接垫上，并经由导电凸块电性连接芯片及第一接垫。在金属导线架上形成一封胶体，以包覆第一接垫、导电凸块及芯片。进行一第二蚀刻工艺，图案化金属导线架的第二表面，以形成数个第二接垫于第二表面上，其中至少一第二接垫的中心偏离对应的一第一接垫的中心。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下附图说明图I绘示依照本专利技术一实施例的半导体封装件的剖面示意图。图2本专利技术另一实施例的半导体封装件的剖面示意图。图3本专利技术又另一实施例的半导体封装件的剖面示意图。图4本专利技术又另一实施例的半导体封装件的剖面示意图。图5A 5B绘示依照本专利技术一实施例的半导体封装件的俯视图。图6A 6B绘示依照本专利技术一实施例的半导体封装件的仰视图。图7 12绘示依照本专利技术一实施例的半导体封装件的制造过程示意图。图13绘示依照本专利技术另一实施例的半导体封装件的制造过程示意图。 图14绘示依照本专利技术又另一实施例的半导体封装件的制造过程示意图。图15 18绘示依照本专利技术又另一实施例的半导体封装件的制造过程示意图。主要元件符号说明10、20、30、40 :半导体封装件100、100，、300、300’ 金属载板102、302:导线架100a、100b、100’ a、300a、300b、300’ a、308a’104a、104b、1020a、1020b、1022a、1022b、1024a、1024b、1026a、1026b :表面1020、1022、3020、3022 :内引脚1024、1026、3024、3026 :外引脚103a、103b、303a、303b :光阻110a、110b、112a、112b、310、312 :接垫106、306a、306b :导电凸块104、304 :芯片108、308 :封胶体114b、114c:侧壁114:屏蔽膜216 :黏着层218 :散热片106、306a、306b :导电凸块108b,308b,308c :侧壁具体实施例方式请参考图1，其绘示依照本专利技术一实施例的半导体封装件10的剖面示意图。半导体封装件10包括导线架102、芯片104、导电凸块106、封胶体108、第一接垫110a、第一接垫110b、第二接垫112a及第二接垫112b。导电凸块106电性连接芯片104、第一接垫IlOa及第一接垫110b。导线架102具有内引脚1020、内引脚1022、外引脚1024及外引脚1026。内引脚1020及内引脚1022分别具有第一接垫IlOa及第一接垫110b，外引脚1024及外引脚1026分别具有第二接垫112a及第二接垫112b。图I以第一接垫IlOa的中心偏离对应的第二接垫112a的中心，且第一接垫IlOb的中心偏离对应的第二接垫112b的中心为例作说明。于一实施例中，至少一第二接垫的中心偏离对应的一第一接垫的中心即可。芯片104具有一上表面104a及一主动表面104b，上表面104a与主动表面104b相对而设，主动表面104b上具有数个导电凸块106，芯片104以主动表面104b朝向内引脚1020,1022的方式设置于内引脚1020及内引脚1022上，并利用导电凸块106与第一接垫IlOaUlOb 连接。内引脚1020包括一第一上表面1020a及一第一下表面1020b，外引脚1024包括一第二上表面1024a及一第二下表面1024b,第一上表面1020a与第二上表面1024a具有一高度差，第一下表面1020b与第二下表面1024b具有另一高度差。第一接垫IlOa设于第一上表面1020a上，第一接垫IlOb设于第一上表面1022a上，第二接垫112a设于第二下表面1024b上，第二接垫112b设于第二下表面1026b上。第一接垫IlOa与第一接垫IlOb的面积可以不同，也就是说，部分的第一接垫IlOa具有一第一面积，部分的第一接垫IlOa具有一第二面积，第一面积大于第二面积。同样地，第二接垫112a与第二接垫112b的面积可以不同。此外，导电凸块106的尺寸可以不同。于一实施例 中，对应于第一面积的导电凸块106的尺寸，大于对应于第二面积的导电凸块106的尺寸。封胶体108包覆内引脚1020、内引脚1022、芯片104及导电凸块106。封胶体108的材料可包括酌·醒基树月旨(Novolac-based resin)、环氧基树月旨(epoxy-basedresin)、娃基树脂(silicone-based resin)或其他适当的包覆剂。封胶体108亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封胶体108，例如是压缩成型(compression molding)、注射成型(injection molding)或转注成型(transfermolding)。请参考图2，本专利技术另一实施例的半导体封装件20的剖面示意图。半导体封装件20与图I的半导体封装件10，相同的元件以相同标号表示，容此不再赘述，差异在于，半导体封装件20更包括一屏蔽膜114，覆盖芯片104的上表面104a与封胶体108的上表面108a上，且覆盖于封胶体108的侧壁108b及侧壁108c上。如图2所示，第二接垫112b电性连接于屏蔽膜114，以作为接地用途的接地接垫。本文档来自技高网...
【技术保护点】
一种半导体封装件，包括：一导线架，具有数个内引脚及数个外引脚，所述内引脚具有数个第一接垫，所述外引脚具有数个第二接垫，至少一第二接垫的中心偏离对应的一第一接垫的中心；一芯片，设置于所述内引脚上；数个导电凸块，电性连接该芯片与所述第一接垫；以及一封胶体，包覆所述内引脚、该芯片及所述导电凸块。
【技术特征摘要】
【专利技术属性】
技术研发人员：锺启生，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：
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