使用硅通孔的天线制造技术

一种天线包括：基板和位于基板上方的顶板。至少一条馈线连接至顶板，并且每条馈线包括穿过基板的第一硅通孔(TSV)结构。将至少一条地线路连接至顶板，并且每条地线包括穿过基板的第二TSV结构。顶板为电导体，并且将至少一条馈线配置为传送射频信号。将至少一条地线配置为接地。

【技术实现步骤摘要】

本专利技术一般地涉及集成 电路，更具体地来说，涉及天线。
技术介绍
与集成电路的其他部件相比较，传统芯片平面倒F型天线(PIFA)占用相对较大的面积，例如，对应在从IGHz至30GHz的频率范围内的应用。与印刷电路板(PCB)天线相比较，芯片天线具有性能问题。对于一些芯片天线来说，基板用作初始地(initial ground),并且具有高介电常数L，从而趋于中断微波信号。可以将这些天线用于从管芯至管芯、从管芯至PCB、或者从管芯至自由空间传输，从而替换结合引线、在管芯与管芯或管芯与PCB之间的互连、或者自由空间本身的天线。
技术实现思路
为解决上述问题，本专利技术提供了一种天线，包括基板；顶板，位于基板的上方；至少一条馈线，连接至顶板，每条馈线包括穿过基板的第一硅通孔TSV结构；以及至少一条地线，连接至顶板，每条地线包括穿过基板的第二硅通孔TSV结构，其中，顶板为电导体，至少一条馈线被配置为传送射频信号，并且至少一条地线被配置为接地。顶板包括多个金属层。该天线进一步包括接地板，位于基板的下方，其中，接地板为电导体，并且连接至至少一条地线。其中，接地板包括多个金属层。其中，至少一条地线被设置在顶板的边缘。其中，至少一条地线被设置为与顶板的中心邻近。其中，至少一条地线被配置为一个阵列或者一条直线。其中，至少一条馈线被配置为一个阵列或者一条直线。其中，在使用第一 TSV结构的3维封装中，至少一条馈线连接至堆叠在基板的下方的另一管芯。其中，使用微结合引线将至少一条馈线连接至另一管芯。其中，顶板具有矩形。其中，顶板在矩形的内部具有插槽。此外，本专利技术提供了一种实施天线的方法，包括穿过基板为天线的馈线形成第一硅通孔TSV ;穿过基板为天线的地线形成第二硅通孔TSV ;以及在基板的上方形成天线的顶板，其中，顶板为电导体，并且连接至第一 TSV和第二 TSV。该方法进一步包括在形成顶板以前，在基板的上方形成隔离层。该方法进一步包括在基板的下方形成天线的接地板，其中，接地板为电导体，并且连接至第二 TSV。该方法进一步包括在形成接地板以前，在基板的下方形成隔离层。该方法进一步包括穿过基板为天线的馈线形成第三硅通孔TSV。该方法进一步包括穿过基板为天线的地线形成第三硅通孔TSV。该方法进一步包括在3维封装中，将第一TSV连接至堆叠在基板的下方的另一管-I-HO此外，本专利技术提供了一种天线，包括基板；顶板，位于基板的上方；接地板，位于基板的下方；至少一条馈线，连接至顶板，每条馈线包括穿过基板的第一硅通孔TSV结构；以及至少一条地线，连接至顶板，每条地线包括穿过基板的第二硅通孔TSV结构，其中，顶板为电导体，至少一条馈线被配置为传送射频信号，在使用第一 TSV结构的3维封装中，至 少一条馈线连接至堆叠在基板的下方的另一管芯，以及至少一条地线被配置为连接至接地板。附图说明现在将结合附图所进行的以下描述作为参考，其中图IA为示出根据一些实施例的示例性平面倒F型天线(PIFA)的3维图的原理图；图IB为示出根据一些实施例的在图IA中的示例性PIFA的截面侧视图的原理图；图2为示出根据一些实施例的图IA的示例性PIFA的回波损耗性能的曲线图；图3A-图3D为示出根据一些实施例的在图IA中的示例性PIFA的不同实施例的俯视图的原理图；图4为示出根据一些实施例的在图IA中的示例性PIFA的各种示例性实施例的3维图的原理图；图5为示出根据一些实施例的在图4中的示例性PIFA的回波损耗性能的曲线图；图6为示出根据一些实施例的在图IA中的示例性PIFA的又一实施例的3维图的原理图；图7为根据一些实施例的设计在图IA中的示例性PIFA的流程图；以及图8为根据一些实施例的实施在图IA中的示例性PIFA的流程图。具体实施例方式下面，详细讨论各种实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的专利技术概念。所讨论的具体实施例仅仅示出制造和使用本专利技术的具体方式，而不用于限制本专利技术的范围。图IA为示出根据一些实施例的示例性平面倒F天线(PIFA)的3维图的原理图。PIFA 100包括形成在基板104的上方的顶板102。顶板102为电导体。在一实例中，基板104为半导体晶圆。在另一实例中，基板104包括半导体芯片。在至少一个实施例中，基板104包括硅。在一些其他实施例中，备选地或者附加地，基板104可以包括其他元素半导体，例如锗。此外，基板104包括化合物半导体，例如，碳化硅、砷化镓、砷化铟、磷化铟、或者任何其他适当材料。基板104可以包括外延层。例如，基板104可以具有覆盖体(bulk)半导体的外延层。此外，基板104可能被拉紧(strain)，以使性能提高。例如，外延层可以包括与体半导体的材料不同的半导体材料，例如，通过包括选择外延生长(SEG)的工艺所形成的覆盖体硅(bulk silicon)的锗化硅层，或者覆盖体锗化硅的硅层。此外，基板104可以包括半导体上绝缘体(SOI)结构。在各种实例中，基板104包括通过诸如注氧隔离(SMOX)的工艺所形成的埋氧(BOX)层。在一些实施例中，基板104可以包括配置和连接的各种掺杂阱和其他掺杂部件，从而形成各种微电子器件，例如，包括互补MOSFET(CMOS)的金属绝缘体半导体场效应晶体管(MOSFET)，包括CMOS成像传感器(CSI)的成像传感器、微机电系统、和/或其他适当有源和/无源器件。掺杂阱和其他掺杂部件包括通过诸如离子注入的掺杂工艺所形成的P型掺杂区域和/n型掺杂区域。 另外地，可以在用于器件(诸如MOSFET器件)的基板104上形成其他结构，例如栅极电介质和多晶硅栅电极。基板104还包括用于适当隔离的各种隔离部件，被配置为将各种器件彼此隔离。隔离部件可以包括不同结构，可以通过某一特定工艺技术来形成该隔离部件。在一个实例中，隔离部件包括电介质隔离，例如，浅沟槽隔离(STI)。可以通过蚀刻基板形成沟槽并且利用介电材料填充该沟槽来制造STI。在基板104的下方形成接地板106。接地板106为电导体。使用硅通孔(TSV)的馈线108将射频(RF)信号传送到(连接)位于馈电点处的顶板102/传送来自位于该馈电点处的顶板的射频信号(其中，将馈线108连接至顶板102)。可以通过RF发射器发射RF信号和/或通过RF接收器接收RF信号。TSV为穿过(硅)晶圆或管芯，例如基板104的垂直电连接。TSV技术在制造3维(3D)封装和3D集成电路中非常重要。3D封装，例如，系统级封装、芯片堆叠多芯片模块(MCM)等包括垂直堆叠的两个或多个芯片(集成电路)，从而使得其占用较小的空间。在边线(edge_wired)3D封装中，用导线连接堆叠芯片，以及其边缘；该边缘布线稍微增大封装的长度和宽度，并且通常需要在芯片之间的额外的插入层。在TSV 3D封装中，TSV通过建立穿过芯片主体的垂直连接、提供更紧凑的封装来替换边缘布线。另外，可以缩短穿过器件的关键电通路，导致更快地运行。使用TSV的地线110将位于接地点处的顶板102接地(其中，馈线110连接至顶板102)。在一种实现中，顶板102具有530iimX530iim的区域。馈电点的位置(x，y)为(150 iim，IOOii m)，并且接地点为本文档来自技高网...

【技术保护点】
一种天线，包括：基板；顶板，位于所述基板的上方；至少一条馈线，连接至所述顶板，每条馈线包括：穿过所述基板的第一硅通孔TSV结构；以及至少一条地线，连接至所述顶板，每条地线包括：穿过所述基板的第二硅通孔TSV结构，其中，所述顶板为电导体，所述至少一条馈线被配置为传送射频信号，并且所述至少一条地线被配置为接地。

【技术特征摘要】
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【专利技术属性】
技术研发人员：颜孝璁，吕哲庆，林佑霖，郭晋玮，郑敏祺，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：