集成电路器件及其制造方法技术

提供一种集成电路器件及其制造方法。该集成电路器件包括半导体衬底，该半导体衬底具有设置在半导体衬底上方的介电层和设置在该介电层上方的无源元件。该集成电路器件进一步包括处在无源元件下方的隔离矩阵结构，其中，隔离矩阵结构包括多个沟槽区域，每个沟槽区域形成为穿过介电层并且延伸进入到半导体衬底中，多个沟槽区域进一步包括绝缘材料和空穴区域。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，涉及。
技术介绍
集成电路经常被使用在各种应用和产品中来替代分离的电路从而降低成本并且最小化尺寸和复杂度。各种正被集成在应用和产品中的集成电路同时被结合以在射频(RF)带上进行操作。这些集成电路经常需要无源元件作为其功能部分。无源元件可以是芯片上电感器。芯片上电感器通常是在集成电路的最高层中被图案化的线圈或螺线。电感器输送在高工作频率下变化的电流，该变化的电流产生了穿入下面的衬底中的磁场。该磁场包括衬底内部的涡电流，该涡电流朝向与电感器电流相反的方向流动。该磁场在衬底内部感应出涡电流，该涡电流朝向与电感器电流相反的方向流动。该涡电流产生与电感器磁场相反的其自身的磁场，由此降低了电感器的品质因数(Q)。Q是集成电路器件中的电感器性能的通用指标。Q作为频率函数进行变化并且是电感器的功率损耗与能量损耗之间关系的量度。因此，需要具有较高Q值的器件来改进使用无源元件的集成电路的性能。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种集成电路器件，包括半导体衬底；介电层，设置在所述半导体衬底上方；无源元件，设置在所述介电层上方；以及隔离矩阵结构，处在所述无源元件下方，其中，所述隔离矩阵结构包括多个沟槽区域，所述每个沟槽区域都形成为穿过所述介电层并且延伸进入到所述半导体衬底中，所述多个沟槽区域进一步包括绝缘材料和空穴区域。在该集成电路中，所述空穴区域从所述半导体衬底延伸进入到所述介电层中；或者所述无源元件选自由电感器、电容器、电阻器及其组合构成的组；或者所述隔离矩阵结构被布置成图案，其中，所述图案是对称的图案；或者所述隔离矩阵结构纵向地延伸超出所述无源元件，由此限定出围绕着所述无源元件的周长。该集成电路进一步包括设置在所述介电层上方的层间介电层；以及设置在所述层间介电层和所述无源元件之间的层间金属介电层。根据本专利技术的另一方面，提供了一种方法，包括提供半导体衬底；在所述半导体衬底上方形成介电层；在所述介电层上方形成硬掩模层，其中，所述硬掩模层具有开口 ；通过蚀刻在所述硬掩模层的所述开口内部的所述介电层和所述半导体衬底进行而形成多个沟槽；在所述多个沟槽内部形成绝缘材料，其中，所述绝缘材料包括空穴区域；在所述介电层上方形成层间介电层；以及在所述层间介电层上方形成无源元件。在该方法中，所述介电层包括氧化硅(SiO)，并且所述硬掩模层包括氮化硅(SiN);或者所述介电层具有使所述空穴区域从所述半导体衬底延伸进入到所述介电层中的厚度；或者所述多个沟槽具有在大约0. 5至大约10微米范围内的深度。该方法进一步包括在所述多个沟槽内部形成绝缘材料之后去除所述硬掩模层；或、者在所述层间介电层上方形成层间金属介电层，其中，所述无源元件设置在所述层间金属介电层上方。在该方法中，所述多个沟槽被布置成图案，所述图案包括多个彼此移位的第一纵向部分以及多个彼此移位的第二纵向部分，所述第一部分和所述第二部分彼此横向穿过，其中，所述图案被配置用于减小所述半导体衬底的有效电容。根据本专利技术的又一方面，提供 了一种集成电路结构，包括半导体衬底；介电层，设置在所述半导体衬底上方；层间介电层，设置在所述介电层上方；层间金属介电层，设置在所述层间介电层上方；磁通量生成电结构，设置在层间金属介电层上方；多个沟槽，被布置成图案，形成为穿过所述介电层并且延伸进入所述半导体衬底中；绝缘材料，设置在所述多个沟槽内部；以及空穴区域，设置在所述绝缘材料内部，其中，所述多个沟槽被配置用于抑制在所述半导体衬底中通过磁通量生成电结构感应出的涡电流。在集成电路中，所述电结构包括电感器，并且其中，所述图案包括多个第一部分和多个第二部分，其中，所述第一部分朝向与所述第二部分的方向不同的方向延伸，其中，所述电感器包括选自由铜(Cu)和铝(Al)构成的组。在该集成电路器件中，所述介电层具有在大约0. 3至大约0. 6微米范围内的厚度，并且其中，所述空穴区域从所述半导体衬底延伸进入到所述介电层中；或者所述多个沟槽被配置用于减小所述集成电路器件内部的有效电容。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图I是根据本专利技术一个实施例的集成电路器件的截面示意图，该截面图示出了磁场和涡电流；图2是根据本专利技术一些实施例的集成电路器件的俯视示意图；图3是示出根据本专利技术一些实施例的集成电路器件的品质因数(Q)的曲线图；图4是示出根据本专利技术的一些实施例的集成电路器件的频率响应(f_)的曲线图；图5是根据本专利技术的各个方面制造集成电路器件的方法的流程图；图6至图10是在根据图5的方法进行制造的各个制造阶段中集成电路的截面示意图。具体实施例方式以下公开提供了多种不同实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。应该理解，尽管在此没有明确描述，本领域的技术人员仍能够想出将本专利技术的原理具体化的各种等效替换。图I是根据本专利技术一个实施例的集成器件的截面示意图，该截面示意图示了出磁场和涡电流。在本实施例中，集成电路100包括衬底110。设置在衬底110上方的是介电层112。衬底110和介电层112还包括隔离矩阵结构114。隔离矩阵结构114包括多个在其上布置成图案的沟槽区域116。在本实施例中，该图案是对称的图案。沟槽区域116具有特定的宽度132和特定的深度134。沟槽区域116包括在该沟槽区域116内部的绝缘材料118。该绝缘材料118具有空穴区域120。在本实施例中，空穴区域120延伸穿过衬底110和介电层112两者的沟槽区域116。在其他实施例中，空穴区域120只延伸穿过衬底110的沟槽区域116。进一步参考图1，设置在介电层112上方的是层间介电层122，在层间介电层上方设置有无源元件124。在某些实施例中，层间金属介电层(IMD)可以形成为包括多个金属层图案MDl-MDn，其中MDn是最上层。MD层可以设置在层间介电层122上方和无源元件124下方。在本专利技术中，无源元件124如所示是电感器。然而，在可选的实施例中，该无源元 件可以是电容器、传输线、滤波器、不平衡变压器器件、金属-绝缘体-金属(MiM)器件、衬底嘈音隔离电磁干扰(EMI)器件以及其他可以被包括在可从公开的实施例中得到的集成电路内部的无源元件。在操作过程中，无源元件124可以在特定的工作频率下输送变化的电流，该变化的电流可以产生穿入下面的衬底110中的磁场126。如示意性地所示，磁场126感应涡电流128，该涡电流通过产生其自身的、与无源元件124的磁场126相反的磁场来降低无源元件124的性能，并且由此降低了无源元件12本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：半导体衬底；介电层，设置在所述半导体衬底上方；无源元件，设置在所述介电层上方；以及隔离矩阵结构，处在所述无源元件下方，其中，所述隔离矩阵结构包括多个沟槽区域，所述每个沟槽区域都形成为穿过所述介电层并且延伸进入到所述半导体衬底中，所述多个沟槽区域进一步包括绝缘材料和空穴区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：叶德强，侯上勇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：