本发明专利技术公开了一种FIFO存储控制装置，包括：写分流控制器、两个读写控制器、和读合流控制器。本发明专利技术还公开了一种FIFO存储器，包括：FIFO存储控制装置和至少两片SRAM。本发明专利技术的有益效果在于采用以单口SRAM作为存储单元实现全速FIFO存储器，达到在使用单口SRAM时能够使FIFO存储器全速工作，使得同样的深度、同样功能的单口SRAM实现全速FIFO存储功能，有效地减小了全速FIFO存储器面积，使得单口SRAM能够应用在全速FIFO存储器中，从而能够降低大规模集成电路的面积和规模，实用性强，也由于将单口SRAM应用在全速FIFO存储器，降低FIFO存储器成本。
【技术实现步骤摘要】
本专利技术涉及一种存储器
，尤其涉及一种先进先出(FIFO)存储器和存储控制装置，属于存储
技术介绍
FIFO (First In First Out，先进先出)存储器是一种先进先出缓存设备，可以将获得的数据预先写入FIFO存储器，再按原先的顺序全部取出提供给需要数据的设备。FIFO存储器的一个重要指标，是FIFO存储器最多能保存数据的个数，称之为深 度，对于深度较小的FIFO存储器，其存储单元采用寄存器，深度较大的FIFO存储器，其存储单兀米用SRAM(Static Random Access Memory,静态随机存储器)。FIFO存储器，包括全速FIFO存储器，半速或可减速FIFO存储器。在全速FIFO存储器中，读口或者写口每个时钟周期都能操作一个数据。对于写口，如果全速FIFO存储器内还有存储空间，只要有写操作，都能写入一个数据。对于读口，如果全速FIFO存储器内的存储空间还有数据，只要读操作，都能读出一个数据。现有技术中，全速FIFO存储器，常用双口 SRAM作为全速FIFO存储器的记忆单元，但是双口 SRAM的面积较单口 SRAM大，不利于实际应用时减小集成电路的面积，实用性不强。
技术实现思路
本专利技术的目的在于降低FIFO存储器成本，提高FIFO存储器工作速率。为实现本专利技术的目的，本专利技术提供一种FIFO存储控制装置，包括一写分流控制器，第一读写控制器和第二读写控制器共两个读写控制器，以及一读合流控制器。其中写分流控制器，用于向两个读写控制器交替发送写入数据请求，对数据进行分流写入；读写控制器，是数据仲裁电路，根据读写操作的优先级不同，可分为读优先读写控制器和写优先读写控制器；读合流控制器，用于向两个读写控制器交替发送读出数据请求，对数据进行合流读出；写分流控制器与两个读写控制器相连，向两个读写控制器交替发送写入数据请求；读合流控制器与两个读写控制器相连，向两个读写控制器交替发送读出数据请求。更优地，本专利技术的FIFO存储控制装置，写分流控制器，其设置奇偶计数寄存器，用以记录分流写入数据的顺序。更优地，本专利技术的FIFO存储控制装置，读写控制器，其设置FIFO寄存器，用以缓存待写入或待读出的数据。FIFO寄存器为深度大于2的，以寄存器为存储单元的FIFO寄存器。更优地，本专利技术的FIFO存储控制装置，读合流控制器，其设置奇偶计数寄存器，用以记录合流读出数据的顺序。更优地，本专利技术的FIFO存储控制装置为写优先FIFO存储控制装置，其中，写分流控制器与第一读写控制器和第二读写控制器相连，写分流控制器将根据其设置所述奇偶计数寄存器记录的分流写入数据的顺序是奇数还是偶数，轮流分别向第一读写控制器与第二读写控制器发出奇数顺序数据写入请求与偶数顺序数据写入请求； 读合流控制器与第一读写控制器和第二读写控制器相连，将根据其设置的奇偶计数寄存器记录的读出数据的顺序是奇数还是偶数，轮流分别向第一读写控制器与第二读写控制器发出奇数顺序数据读出请求与偶数顺序数据读出请求；第一读写控制器在没有接收到写入数据请求时，将根据来源于读合流控制器的奇数顺序数据读出请求，将奇数顺序数据存入其设置的第一 FIFO寄存器；第二读写控制器在没有接收到写入数据请求时，将根据来源于读合流控制器的偶数顺序数据读出请求，将偶数顺序数据存入其设置的第二 FIFO寄存器；读合流控制器根据其设置的奇偶计数寄存器记录的读出数据的顺序是奇数还是偶数，从第一 FIFO寄存器和第二 FIFO寄存器中读出数据。更优地，本专利技术的FIFO存储控制装置为读优先FIFO存储控制装置，其中，写分流控制器与第一读写控制器和第二读写控制器相连，写分流控制器将根据其设置所述奇偶计数寄存器记录的分流写入数据的顺序是奇数还是偶数，轮流分别向第一读写控制器与第二读写控制器发出奇数顺序数据写入请求与偶数顺序数据写入请求；写分流控制器将根据其设置奇偶计数寄存器记录的分流写入数据的顺序是奇数还是偶数，轮流分别将奇数顺序数据与偶数顺序数据存入第一读写控制器设置的第一 FIFO寄存器与第二读写控制器内设置的第二 FIFO寄存器；读合流控制器与第一读写控制器和第二读写控制器相连，读合流控制器将轮流分别向第一读写控制器与第二读写控制器发出奇数顺序数据读出请求与偶数顺序数据读出请求；第一读写控制器根据来源于读合流控制器的奇数顺序数据读出请求，将奇数顺序数据读出；第二读写控制器根据来源于读合流控制器的偶数顺序数据读出请求，将偶数顺序数据读出。为了实现本专利技术的目的，本专利技术还提供了一种FIFO存储器，包括FIF0存储控制装置和至少两片单口 SRAM。FIFO存储控制装置和单口 SRAM相连，控制将数据顺序写入单口 SRAM和从单口SRAM中顺序读出数据。FIFO存储控制装置，包括一写分流控制器，第一读写控制器和第二读写控制器共两个读写控制器，以及一读合流控制器。其中写分流控制器，用于向两个读写控制器交替发送写入数据请求，对数据进行分流写入；读写控制器，是数据仲裁电路，根据读写操作的优先级不同，可分为读优先读写控制器和写优先读写控制器；读合流控制器，用于向两个读写控制器交替发送读出数据请求，对数据进行合流读出；写分流控制器与两个读写控制器相连，向两个读写控制器交替发送写入数据请求；读合流控制器与两个读写控制器相连，向两个读写控制器交替发送读出数据请求。更优地，本专利技术的FIFO存储器为写优先FIFO存储器，其中，写分流控制器与第一读写控制器和第二读写控制器相连，写分流控制器将根据其设置奇偶计数寄存器记录的分流写入数据的顺序是奇数还是偶数，轮流分别向所述第一读写控制器与所述第二读写控制器发出奇数顺序数据写入请求与偶数顺序数据写入请求； 第一读写控制器根据来源于分流控制器的奇数顺序数据写入请求，将奇数顺序数据写入与其相连的单口 SRAM ；第二读写控制器根据来源于分流控制器的偶数顺序数据写入请求，将偶数顺序数据写入与其相连的单口 SRAM ；读合流控制器与第一读写控制器和第二读写控制器相连，将根据其设置的奇偶计数寄存器记录的读出数据的顺序是奇数还是偶数，轮流分别向第一读写控制器与第二读写控制器发出奇数顺序数据读出请求与偶数顺序数据读出请求；第一读写控制器在没有接收到写入数据请求时，将根据来源于读合流控制器的奇数顺序数据读出请求，将奇数顺序数据从与其相连的单口 SRAM中读出，存入其设置的第一FIFO寄存器；第二读写控制器在没有接收到写入数据请求时，将根据来源于读合流控制器的偶数顺序数据读出请求，将偶数顺序数据从与其相连的单口 SRAM中读出，存入其设置的第二FIFO寄存器；读合流控制器根据其设置的奇偶计数寄存器记录的读出数据的顺序是奇数还是偶数，从第一 FIFO寄存器和第二 FIFO寄存器中读出数据。更优地，本专利技术的FIFO存储器为读优先FIFO存储器，其中，写分流控制器与第一读写控制器和第二读写控制器相连，写分流控制器将根据其设置奇偶计数寄存器记录的分流写入数据的顺序是奇数还是偶数，轮流分别向第一读写控制器与第二读写控制器发出奇数顺序数据写入请求与偶数顺序数据写入请求；写分流控制器将根据其设置所述奇偶计数寄存器记录的分流写入数据的顺序是奇数还是偶数，轮流分别将奇数顺序数据与偶数顺序数本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：陈传著，张庆，
申请(专利权)人：珠海全志科技股份有限公司，
类型：发明
国别省市：
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