本发明专利技术公开了一种改良位线电容单一性的3D阵列存储器装置，该装置具有多个平面位置；多条位线结构，具有多个平面位置的多个序列，每个序列描绘了一位线结构将该多个平面位置耦接至位线的顺序特征；每条位线被耦接于至少两相异的平面位置，使得能于两个以上相异的平面位置存取该多个存储器单元。
【技术实现步骤摘要】
本专利技术为高密度存储器装置，且特别是一种存储器装置，其中多个存储器单元的多平面被用以提供一 3D阵列。
技术介绍
随着集成电路中的装置关键尺寸缩小至一般存储器单元技术的极限，设计者一直在寻找叠层多个存储器单元平面的技术来达成更大的储存容量以及更低的位单位成本。例如，Lai等人在2006年12月11-13号于电机与电子学工程会国际电子装置会议所发表的「多层可叠层薄膜晶体管NAND型闪存」(A Multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory,，，IEEE Int> I Electron Devices Meeting,11-13 Dec. 2006);以及Jung等人在2006年12月11-13号于电机与电子学工程会国际电子装置会议所发表的「将ILD及TANOS结构上叠层单晶硅层用于超过30纳米范围的节点的3D叠层NAND 闪存技术」(，，Three Dimensionally Stacked NAND Flash Memory TechnologyUsing Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node，，，IEEE Int' I Electron Devices Meeting, 11-13 Dec. 2006),将薄膜晶体管技术应用至电荷设陷(charge trapping)存储器技术。并且，Johnson等人在2003年11月于电机与电子学工程会固态电路期刊第38册第11号发表的「具3D 二极管/反熔丝(anti-fuse)存储器单元阵列的512_Mb PR0M」( 512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse MemoryCells” IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003)，已将交叉点阵列技术应用于反熔丝存储器。在Johnson等人所描述的设计中，提供了多条字线与位线的层，其在交叉点具有存储器元件。存储器元件包括了连接至字线的P+型多晶硅阳极以及连接至位线的N型多晶硅阴极，其中阳极与阴极是用反熔丝材料来分离。在Lai等人、Jung等人以及Johnson等人所描述的工艺中，对于每个存储器层有多个关键的平版印刷(lithography)步骤。因此，制造装置所需的关键平版印刷步骤的数量与所实施的层的数量成正比。所以，虽然使用3D阵列能达成较高密度的好处，但较高的制造成本却限制了该技术的使用。另一个提供电荷设陷存储器技术中垂直NAND单元的结构是叙述于Tanaka等人在2007年6月12-14号于2007VLSI技术文摘座谈会技术文件第14-15页所发表的「超高密度闪存具穿孔与插栓工艺的位成本可调节技术」(”Bit Cost Scalable Technology withPunch and Plug Process for Ultra High Density Flash Memory，，，2007 Symposium onVLSI Technology Digest of Technical Papers ; 12-14 June 2007,pages :14-15)oTanaka等人所叙述的结构包括了具有像NAND栅一般运作的垂直通道的多栅极场效晶体管结构，使用了娃氧氮氧娃(silicon-oxide-nitride-oxide-silicon, S0N0S)电荷设陷技术来在每个栅/垂直通道接口创造储存场所。该存储器结构为了多栅极单元而基于一诸如垂直通道设置的半导体材料，其中较下面的选择栅极与衬底相邻，而较上面的选择栅极则在顶端上。多个水平控制栅极使用与柱交叉的平面电极层而形成。用作控制栅极的平面电极层不需关键平版印刷，而因此节省了成本。然而，对于每一个垂直单元仍然需要许多关键的平版印刷步骤。并且，可用这种方法堆积成层的控制栅极的数量有限制，其决定于例如垂直通道的导电性以及所使用的编程(program)及擦除(erase)程序等等因素。3D 芬格垂直栅极 NAND (3D Finger VG (vertical gate) NAND)是一种高密度 3D 可叠层NAND快闪体系结构。然而，该结构对于阵列的不同位置而言并不对称，例如阵列的不同平面位置。分别耦接至阵列中不同区块相同平面位置的位线，具有不同的位线电容(bitline capacitance, CBL)。这些不同位线的不同位线电容造成了感应储存于存储器单元中数值的困难性。 因此，所提供的3D集成电路存储器结构最好能具低制造成本，并包括可靠的及非常小的存储器元件，以及改善的工艺窗口(process window),其中工艺窗口指的是与具有栅极结构的存储器单元串行的相邻叠层联合的工艺窗口。
技术实现思路
多种实施例提供3D存储器阵列如3D芬格垂直栅极NAND (3D Finger VG (verticalgate)NAND)。多种实施例将位线耦接于3D存储器阵列中不同层的序列做变换。举例来说，在位线贯穿多个相异存储器区块的配置中，位线在不同存储器区块中具有不同序列，这些不同的序列将位线耦接至3D存储器阵列中的不同层。因为在阵列中不同的平面位置具有不同的电容，而在位线贯穿多个不同存储器区块的配置中，又因在单一区块中介于不同层之间的电容差异会横越不同区块被反复加总，所以每条耦接阵列中不同区块的相同平面位置的位线将具有相异于其它位线的位线电容(bit line capacitances,CBL)。不同的序列将不同区块的不同平面位置耦接于位线，而该多个不同的序列会横越不同区块把随不同平面位置而变化的电容间的差异平均掉。这样的平均能确保不同位线的位线电容一致，促进了从位线对于储存于存储器单元中数值的感应。相对地，在实施例中，每条位线(例如像位于金属层3的一金属位线)皆具有与其它位线一致的平均电容(CBL)。根据本专利技术的第一方面，是关于一存储器装置，包括一衬底、多个半导体材料带叠层、多条字线、多个存储器元件以及多条位线结构。该多个半导体材料带叠层位于该衬底之上。该多个半导体材料带叠层为脊形，且包括至少两半导体材料带，该多个半导体材料带是以绝缘材料分隔于多个平面位置。该多条字线是跨越该多个叠层而设置，且具有与该多个叠层共形(conformal)的表面。位于接口区域中的存储器装置是透过该多个半导体材料带与该多条字线建立一存储器单元的3D阵列。该多条位线结构位于该多个叠层的末端，该多条位线结构是将该多个平面位置耦接于多条位线。该多条位线的每条位线被耦接至该多个平面位置的至少两相异平面位置。于一实施例中，该多条位线的每条位线被耦接至该多个半导体材料带叠层中相异叠层的至少两相异平面位置。该至少两相异平面位置包括一第一半导体带叠层的一第一平面位置以及一第二半导体带叠层的一第二平面位置，使得该第一半导体带叠层以及该第二半导体带叠层为相异存储器区块。于 一实施例中，该多条位线的每条位线被耦接至该本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.01.19 US 61/434,350;2011.09.22 US 13/239,7601.一种存储器装置，包括 一存储器阵列，具有位于多个平面位置的多个存储器单元； 多条位线结构，具有多个平面位置的多个序列，该多个序列至少包括两相异序列，每个该多个序列描绘了该多条位线结构中的一位线结构耦接至该多条位线的该多个平面位置的顺序特征。2.根据权利要求I所述的存储器装置，其中该阵列的该多个存储器单元是在NAND串行中沿多个半导体材料带而设置。3.根据权利要求I所述的存储器装置，其中该阵列的该多个存储器单元是沿该多条位线结构与多个来源线结构之间的多个半导体材料带而设置。4.根据权利要求I所述的存储器装置，其中相异的电容描绘了该多个平面位置的相异平面位置的特征。5.根据权利要求I所述的存储器装置，其中该多条位线结构的该多个序列的该多个相异序列，是平均了描绘该多个平面位置的相异平面位置特征的相异电容。6.根据权利要求I所述的存储器装置，其中该位线结构与该多条位线的该多个平面位置耦接的顺序，是从该位线结构的一第一末端横跨对应至该位线结构的一第二末端。7.根据权利要求I所述的存储器装置，其中该阵列是以该多条位线结构分隔为多个存储器区块。8.根据权利要求I所述的存储器装置，其中该阵列中的该多个半导体材料带叠层的一特定半导体带以及该阵列中的该多条字线的一条特定字线的组合选择，是用以识别该阵列中的一特定存储器单元。9.根据权利要求I所述的存储器装置，其中该阵列的该多个存储器元件包括多个电荷设陷结构，该多个电荷设陷结构包括一隧穿层、一电荷设陷层以及一阻挡层。10.根据权利要求I所述的存储器装置，包括 一衬底； 多个半导体材料带叠层，为脊形，且包括至少两个半导体材料带，该多个半导体材料带是以绝缘材料分隔于多个平面位置； 多条字线，该多条字线是跨越该多个叠层而设置，且具有与该多个叠层共形(conformal)的表面；以及 位于接口区域中的多个存储器元件，该多个存储器元件是透过该多个半导体材料带与该多条字线建立该多个存储器单元的存储器阵列； 其中该多条位线结构位于该多个叠层的末端。11.一存储器装置，包括 一存储器阵列，具有...
【专利技术属性】
技术研发人员：洪俊雄，吕函庭，陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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