移位寄存器及其驱动方法、栅极驱动装置与显示装置制造方法及图纸

本发明专利技术提供了一种移位寄存器及其驱动方法、栅极驱动装置与显示装置。所述移位寄存器包括上拉单元、复位单元、下拉单元和输出信号端；上拉单元与所述输出信号端连接，用于上拉输出信号；复位单元分别与上拉单元的控制端和输出信号端连接，用于在该输出信号为高电平后，对上拉单元的控制端的电位进行复位；下拉单元分别与上拉单元的控制端和所述输出信号端连接，用于在复位单元对所述上拉单元的控制端的电位进行复位后，下拉上拉单元的控制端的电位和该输出信号，使得该上拉单元关闭以控制该输出信号维持为低电平。本发明专利技术改善了下拉薄膜晶体管阈值电压在直流偏压下漂移的问题，同时改善了移位寄存器电路中输出悬空的问题，提高了电路的可靠性。

【技术实现步骤摘要】

本专利技术涉及电路驱动
，尤其涉及一种采用了 GOA(Gate Driver OnArray,阵列基板行驱动)技术的移位寄存器及其驱动方法、栅极驱动装置与显示装置。
技术介绍
在TFT-IXD中，实现一帧画面显示的基本原理是通过source (源)驱动将每一行像素所需的信号依次从上往下输出，通过gate (栅极)驱动依次从上到下对每一像素行输入一定宽度的方波进行选通。如图I所示，现有的应用于液晶显示器栅极驱动装置的移位寄存器包括预充电单元Tl、上拉单元T3、复位单元T2和下拉单元T4。P节点(与Tl的源极连接的节点)通过电容Cl与时钟信号CLKl连接，T3的漏极与时钟信号CLK2连接，P节点通过电容C2与T3的栅极连接，Voff是零或低电位均可(如GND或VSS电源)。当前级移位寄存器的输出信号Input (η-i)为高电平时，Tl对P节点(与Tl的源极连接的节点)进行预充电；T3配合CLK2的时序使本级移位寄存器的输出信号Row (η)为高电平；当后级移位寄存器的输出信号Reset (η+1)为高电平时，Τ2对Τ3的控制端进行复位，Τ4对本级移位寄存器的输出信号Row (η本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器，包括上拉单元、复位单元和输出信号端，其中， 所述上拉单元，与所述输出信号端连接，用于上拉输出信号，使得该输出信号为高电平； 所述复位单元，分别与所述上拉单元的控制端和所述输出信号端连接，用于在该输出信号为高电平后，对所述上拉单元的控制端的电位进行复位，使得该输出信号为低电平；其特征在于，所述移位寄存器还包括下拉单元； 所述下拉单元，分别与所述上拉单元的控制端和所述输出信号端连接，用于在所述复位单元对所述上拉单元的控制端的电位进行复位后，下拉所述上拉单元的控制端的电位和该输出信号，使得该上拉单元关闭以控制该输出信号维持为低电平。2.如权利要求I所述的移位寄存器，其特征在于，还包括预充电单元，所述上拉单元包括第一薄膜晶体管和上拉电容，所述上拉电容并联于所述第一薄膜晶体管的栅极和源极之间； 所述第一薄膜晶体管，漏极连接第一时钟信号输入端，源极连接输出信号端，栅极通过所述预充电单元连接起始信号输入端； 所述预充电单元，用于在所述上拉单元上拉输出信号之前，在第一时钟信号和起始信号的控制下对所述上拉电容进行预充电，以使得所述第一薄膜晶体管导通。3.如权利要求2所述的移位寄存器，其特征在于， 所述预充电单元包括第二薄膜晶体管； 所述第二薄膜晶体管，栅极和漏极与所述起始信号输入端连接，源极与所述第一薄膜晶体管的栅极连接； 所述复位单元，包括第三薄膜晶体管和第四薄膜晶体管； 所述第三薄膜晶体管，栅极与复位信号输入端连接，漏极与所述输出信号端连接，源极与低电平输出端连接； 所述第四薄膜晶体管，栅极分别与所述复位信号输入端和所述第三薄膜晶体管的栅极连接，漏极与所述第一薄膜晶体管的栅极连接，源极分别与所述第三薄膜晶体管的源极和低电平输出端连接。4.如权利要求3所述的移位寄存器，其特征在于，所述下拉单元包括双下拉模块和双下拉控制模块，其中， 所述双下拉模块，分别与所述双下拉控制模块、所述输出信号端和所述上拉单元的控制端连接，用于在所述双下拉控制模块的控制下对所述输出信号和所述上拉单元的控制端的电位进行交替下拉。5.如权利要求4所述的移位寄存器，其特征在于， 所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管； 所述双下拉控制模块分别与第一时钟信号输入端和第二信号输入端连接； 所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第十一薄膜晶体管； 所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第七薄膜晶体管，栅极与所述第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第八薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接； 所述第九薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接； 所述第十薄膜晶体管，栅极和漏极与所述第一时钟信号输入端连接，源极与第十一薄膜晶体管的栅极连接； 所述第十一薄膜晶体管，漏极与所述第一时钟信号输入端连接。6.如权利要求4所述的移位寄存器，其特征在于， 所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管； 所述双下拉控制模块分别与第一时钟信号输入端和第二信号输入端连接； 所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第十一薄膜晶体管； 所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第七薄膜晶体管，栅极与所述第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接...

【专利技术属性】
技术研发人员：祁小敬，吴博，谭文，高永益，
申请(专利权)人：京东方科技集团股份有限公司，成都京东方光电科技有限公司，
类型：发明
国别省市：