基于负微分电阻特性的混合SET/CMOS静态存储单元制造技术

本实用新型专利技术涉及一种基于负微分电阻特性的混合SET/CMOS静态存储单元，其特征在于：包括一NMOS管、具有NDR特性的混合SET/CMOS电路NDR电路以及以SET/CMOS为基础的负微分电阻电路SET-MOS电路；该NDR电路和该SET-MOS电路串联，所述的NMOS管的漏极连接至该NDR电路和该SET-MOS电路之间。该结构的重点是利用SET与CMOS组成的混合电路产生两种变化方向相反的NDR特性，并利用该特性构成两个用于存储电压值的稳态点，实现存储的功能。本实用新型专利技术采用的基于负微分电阻特性的混合SET/CMOS静态存储单元极大的降低了电路的功耗，并提高了电路的集成度。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及基于负微分电阻特性的混合SET/CM0S静态存储单元。
技术介绍
当MOS管的特征尺寸随着摩尔定律的发展进入IOOnm以后，其可靠性及电学特性由于受到量子效应的影响面临着诸多的挑战。存储器作为当今IC产业最重要的设备 之一，随着MOS管特征尺寸的逐渐缩小，其稳定性和集成度也面临着挑战。单电子晶体管(single-electron transistor, SET)作为新型的纳米电子器件,有望成为MOS管进入纳米领域后的有力替代者。SET由库仑岛、栅极电容及两个隧穿结构成，主要通过栅极电压控制电子隧穿而形成电流，具有超小的尺寸和极低的功耗。此外，单电子晶体管还具备独特的库仑振荡特性及较高的电荷灵敏度等特性，能有效地降低电路的复杂程度。因此，采用SET设计电路是解决目前存储器面临的困难的有效方案。但是，由于SET具有较高传输延迟、较低输出电平的缺点，仅由SET构成的传统电路并不能获得所需的性能，且无法与目前成熟的大规模集成电路相兼容。本技术采用SET/CM0S混合的形式，构建了一个基于负微分电阻特性的静态存储单元。
技术实现思路
本技术的目的是提供一种基于负微分电阻特性的混合SET/CM0S静态存储单J Li o本技术采用以下方案实现一种基于负微分电阻特性的混合SET/CM0S静态存储单元，其特征在于包括一 NMOS管、具有NDR特性的混合SET/CM0S电路NDR电路以及以SET/CM0S为基础的负微分电阻电路SET-MOS电路；该NDR电路和该SET-MOS电路串联，所述的NMOS管的漏极连接至该NDR电路和该SET-MOS电路之间。在本技术一实施例中，所述SET-MOS电路包括一单电子晶体管SET及一 NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接。在本技术一实施例中，所述NDR电路包括一单电子晶体管SET及一 PMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连。在本技术一实施例中，所述单电子晶体管SET由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流。与传统的CMOS存储单元相比，本技术采用的基于负微分电阻特性的混合SET/CM0S静态存储单元的工作电流仅仅只有l(T20nA，极大的降低了电路的功耗；此外由于SET具有极小的面积，并且总共仅用3个CMOS晶体管，因此本技术的电路结构具有更小的面积。在低功耗、高集成度的设计中能得到很好的应用。附图说明图I是单电子晶体管SET结构示意图。图2是以SET/CM0S为基础的负微分电阻电路SET-MOS电路结构示意图。图3是以SET/CM0S为基础的负微分电阻电路SET-MOS电路的仿真特性曲线图。图4是具有NDR特性的混合SET/CM0S电路NDR电路结构示意图。图5是具有NDR特性的混合SET/CM0S电路NDR电路的仿真特性曲线图。图6是本技术实施例静态存储单元的结构示意图。图7是本技术实施例静态存储单元的仿真特性曲线图。图8是本技术实施例静态存储单元的瞬态仿真结果示意图。具体实施方式以下结合附图实施例对本技术做进一步说明。本实施例是提供一种基于负微分电阻特性的混合SET/CM0S静态存储单元，其特征在于包括一 NMOS管、具有NDR特性的混合SET/CM0S电路NDR电路以及以SET/CM0S为基础的负微分电阻电路SET-MOS电路；该NDR电路和该SET-MOS电路串联，所述的NMOS管的漏极连接至该NDR电路和该SET-MOS电路之间。上述SET-MOS电路包括一单电子晶体管SET及一NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接。上述NDR电路包括一单电子晶体管SET及一 PMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，该单电子晶体管SET的漏源两端电压Kds必须满足I Kds|<Vf2，其中，&为总电容，e为元电荷。为了让一般技术人员更好的理解本技术，下面我们分别对各部分结构结合工作原理做进一步说明，要说明的是本技术要求保护的是硬件电路的连接特征，至于其它相关设计算法说明只是用于让一般技术人员更好的理解本技术。单电子晶体管是指利用电子电荷的粒子性和库仑阻塞振荡效应控制单个或少数几个电子转移的器件，其双栅结构如图I所示。单电子晶体管由两个隧穿结通过库仑岛串联而成。外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流.单电子晶体管的主要参数有隧穿结电容Cd和Cs，隧穿结电阻Rd和Rs，栅极电容CjP Cm。通过偏置电压控制电子隧穿，使单电子晶体管具有独特的库仑振荡特性。即在漏源两端电压固定下，随着栅压的增大，晶体管漏电流具有周期性变化。该特性必须满足两个条件才能产生(O隧穿结的充电能必须大于环境温度引起的热涨落，即毛/，式中'Ec为隧穿结的充电能A为单电子晶体管的总电容，Cx=C+Cctrl+Cd+Cs -,e为元电荷么为玻尔兹曼常数；r为环境温度。(2)隧穿结的电阻必须远大于量子电阻，即 25. 8 ΚΩ，式中Wq为量子电阻;A为普朗克常量。与CMOS不同的是，单电子晶体管在较高的漏源电压匕下并不会进入饱和状态.随着Kds的增大，库仑阻塞将会消失。因此，栅源电压Kgs和漏源电压Kds能同时控制单电子晶体管的库仑阻塞区。为了使单电子晶体管能正常地进行开关工作，漏源电压必须满足|匕|4/仏。此外，单电子晶体管还可以通过背栅电压Krfrt控制其电流特性。通过偏置不同的Lrt，单电子晶体管的库仑阻塞振荡曲线会发生平移。日本研究者Inokawa，及其同事提出一种以SET/CM0S为基础的负微分电阻电路(简称SET-MOS电路)，其结构及特性如图2，3所示。本技术通过研究该电路结构，利用SET的基本原理，结合CMOS管的特性，提出了另一种具有NDR特性的混合SET/CM0S电路(简称为NDR电路)，其基本结构如图4所示。该NDR电路由一个双栅SET及一个PMOS管串联而成。PMOS管的源极与SET的源极相连，SET的栅极则与PMOS管的漏极相连。为了使单电子晶体管产生库仑阻塞现象，SET漏源两端电压必须满足I为此，图2中PMOS管的栅极偏置在固定电压Kp下，使SET漏源两端的电压Kds保持在一个基本恒定的值VAA-(Vv-Vj I，其中Kth是PMOS的阈值电压·该值必须设定得足够低，即小于e/ Cx.此时，PMOS管偏置在亚阈值区。通过串联一个PMOS管，SET的源端电压不会受到MOS管漏端电压Vd的影响，并且在V,的控制下产生库仑振荡和库仑阻塞特性.此外，该电路采用双栅的SET结构，通过调整背栅电压Ketrt控制库仑振荡的相位，使电路获得合适的NDR特性，如图5所示。本技术提出的静态存储单元是由上述的两种NDR混合电路串联而成的，其结构如图6所示。该存储单元利用两种变化方向不同的NDR特性构成双稳态，如图7所示。稳态点“O”位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于负微分电阻特性的混合SET/CMOS静态存储单元，其特征在于包括一NMOS传输管、具有NDR特性的混合SET/CM0S电路NDR电路以及以SET/CM0S为基础的负微分电阻电路SET-MOS电路；该NDR电路和该SET-MOS电路串联，所述的NMOS传输管的漏极连接至该NDR电路和该SET-MOS电路之间。2.根据权利要求I所述的基于负微分电阻特性的混合SET/CM0S静态存储单元，其特征在于所述SET-MOS电路包括一单电子晶体管SET及一 NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏...

【专利技术属性】
技术研发人员：魏榕山，陈寿昌，陈锦锋，何明华，
申请(专利权)人：福州大学，
类型：实用新型
国别省市：