一种用电流差值来检测互连线全开路缺陷的方法技术

本发明专利技术公开了一种用电流差值来检测互连线全开路缺陷的方法。包括以下步骤：首先针对疑似存在开路缺陷的金属线，生成两个特意形式的测试图样；顺序地加载两个测试图样，ATE设备在第二个测试图样加载之后的两个规定的时间进行电流测量；若两次测量的电流差值大于若干微安的数量级，则可以判断发生了互连线全开路缺陷。本发明专利技术的有益效果是：重点考虑深亚微米工艺下耦合电容对互连线全开路缺陷的影响，对开路的判断更加准确；电流差值测试比单一IDDQ测试的分辨率高；测试的可实现性强；不需要提取耦合电容值。

【技术实现步骤摘要】

本专利技术属于集成电路领域，涉及ー种用电流差值来检测互连线全开路缺陷的方法，尤其是ー种集成电路的可测性设计、集成电路测试、以及集成电路的失效响应分析方法。
技术介绍
针对发生在金属互连线上的完全开路的缺陷(即互连线全开路缺陷)现有的测试技术具有以下两个共同点(1)现有的技术都是以测量开路点电压的方式来检测互连线全开路缺陷。(2)现有技术认为开路点的电压是恒定值采用静态的固定电压型的故障模型，包括单固定型故障模型(single stuck-at fault model)、和多次固定型故障模型(N-detection stuck-at fault model)。也就是说没有考虑到在深亚微米的エ艺下，由于相邻信号线之间耦合电容的影响作用很大，互连线全开路缺陷处的电压会随着它周围信号线逻辑状态的变化而发生改变。而开路点电压发生改变，就会使得电流也发生变化。不同于测电压，Iddq测试是基于测试静态漏电流来检测集成电路中的缺陷。每ー个Iddq测试首先要施加对应的测试向量；等待一段时间当测试向量造成的电路状态切换结束后，检查Iddq电流是否超过阈值范围。无缺陷电路的Iddq值就是阈值范围的基础值。在エ艺特征尺寸为130纳米及以上的较大尺寸时，这个无缺陷的Iddq静态漏电流基础值很小。而对于存在缺陷的电路，在电路状态切换结束后，Iddq值仍然较高，超过阈值。自动测试设备(ATE)在电路的电源线Vdd端、或者地线Vss端測量Iddq电流。在深亚微米エ艺下，在发生互连线全开路缺陷的地方，在耦合电容的作用下，开路金属线所驱动的晶体管栅极电压会随着相邻信号线逻辑状态的变化而相应改变，栅极电压的改变又使得晶体管静态漏电流也发生改变。所以从原理上来说，Iddq测试可以检测出互连线全开路缺陷。但是，当深亚微米エ艺下，使用単一漏电流Iddq测试又会出现问题。由于深亚微米亚阈值传导效应会使得每个晶体管的Iddq电流増大。而且随着芯片集成规模的増大，晶体管数量增多到超过50 100百万晶体管级别，芯片总Iddq电流増大到几百毫安(mA)的数量级。在如此大的芯片总静态漏电流阈值的情境下，使得用单ー静态漏电流区分有缺陷电路与无缺陷电路变得非常困难。
技术实现思路
本专利技术的目的在于克服上述现有技术的缺点，提供ー种用电流差值来检测互连线全开路缺陷的方法，即用测量电流差值的方法来检测在深亚微米エ艺下芯片中是否存在的互连线全开路缺陷。本专利技术所要达到的目的是通过以下技术方案来实现，包括以下步骤(I)首先针对疑似存在开路缺陷的金属线，从芯片版图上获取有哪些信号线与该开路缺陷候选点物理位置紧密相邻的信息，基于该信息生成两个特意形式的测试图样；(2)顺序地加载两个测试图样；(3)ATE设备在第二个测试图样加载之后的两个规定的时间进行电流测量，若两次测量的电流差值大于几个微安，则可以判断发生了互连线全开路缺陷；(4) ATE设备在加载两个测试图样的整个过程，都利用示波器观察电流变化，若电流值发生“高”-〉“低”-〉“高”的变化，且电流最小值和稳定后的最大值之差为若干微安数量级，这样也可以判断发生了互连线全开路缺陷。所述步骤(I)是在集成电路设计阶段，针对发生开路缺陷可能性高的开路缺陷候选点，从芯片版图上获取有哪些其它信号线与该开路缺陷候选点物理位置紧密相邻的信息；基于这些信息，在集成电路设计阶段，在可测性设计的测试向量生成吋，DFT工程师对自动测试向量生成的工具设置约束条件，针对某个开路缺陷候选点，生成两个特意的测试图样；这两个测试图样为第一个测试图样使得驱动开路候选点的电压和它周围紧邻信号线的电压都为低电平逻辑“0”;第二个测试图样使得驱动开路候选点的电压仍旧为“0”，而它周围紧邻信号线的电压都变为高电平逻辑“ I ”。所述步骤⑵是在集成电路的测试阶段，ATE设备加载第一个测试图样；在第一个 测试图样加载了 6毫秒之后，ATE设备加载第二个测试图样；在该开路缺陷候选点物理位置接近的电源Vdd线或地Vss线上进行电流测试的准备。所述步骤(3)是在集成电路的测试阶段，在ATE设备加载第二个测试图样之后的两个时间进行电流值的采样第一次电流测试的采样时间为加载第二个测试图样之后200微秒之内，第二次电流测试的采样时间为加载第二个测试图样之后6毫秒之后；对两次电流测量的电流差值进行分析两次电流测试值之差大于若干微安的数量级，就可判断该开路缺陷候选点真正发生了互连线全开路缺陷。所述步骤(4)直接应用在所述步骤(2)之后，所述步骤(4)是在集成电路测试的失效响应分析阶段，按照步骤(2)的方式顺序加载两个测试图样，ATE设备在加载两个测试图样的整个过程，都利用示波器观察电流变化，若电流并非稳定不变，而是发生“高”-〉“低”-〉“高”的变化，且电流最小值和稳定的最大值之差为若干微安数量级，这样也可以判断发生互连线全开路缺陷。上面提出的技术方案有两种实施的方式方式(一)从所述步骤(I)到步骤(2)到步骤(3)。该方式在集成电路的测试过程中就可以判断是否发生互连线全开路缺陷，方式(一)是本专利最主要的应用方式。方式(ニ)从所述步骤⑴到步骤⑵到步骤(4)，方式(ニ)的应用情境是在集成电路的测试过程未采用方式(一)的电流差值测量方法，但是通过其它测试发现该电路存在缺陷，但无法确定缺陷类型，此时即采用方式(ニ)进行失效响应分析，就可以判断该缺陷是否为互连线全开路缺陷。本专利技术重点考虑深亚微米エ艺下耦合电容对互连线全开路缺陷的影响，以测量两个时间点电流差值的方式来检测互连线全开路缺陷。具有以下优点(I)测试的准确性高。与传统以固定电压型的静态故障模型检测开路缺陷相比较，本专利技术以耦合电容的影响为核心，考虑到开路点非固定的电学特性之动态变化特点，因此更加准确。(2)电流差值测试分辨率高。本专利技术测量的是电流，不是电压。而且判断是否存在互连线全开路缺陷判据不是单ー电流Iddq，而是电流差值Al。在深亚微米エ艺下芯片总的Iddq相当大，也是说整个背景静态漏电流相当大。令“(Iddq) g。。/’表示无缺陷芯片总静态漏电流。如果芯片出现了ー个互连线全开路缺陷，令“(Iddq)_ノ’表示有一个缺陷的芯片的总静态漏电流。传统单一 Iddq测试就是测这两个Iddq的差值，即(Iddq) defert与(Iddq) gOTd的差值。在深亚微米エ艺下，这两个Iddq都较大，但是这两个Iddq的差值非常小。ATE设备很难测出。与上面単一 Iddq测试方法不同，本专利技术提出的电流差值方案所测量的是如果芯片出现了一个互连线全开路缺陷，仍旧令“(Iddq)吣。t”表示有一个缺陷的芯片的总静态漏电流。定义U(Itansirent)deftrt表示加载本专利技术第二个测试图样后的动态电流的最小值。本专利技术所指的电流差值，是测量这个有缺陷芯片本身的静态漏电流与特定动态电流之差，即(Itransicent) defect ^DDQ^ defect 的差值，这个差值就是公式(2)中的Al。该差值较大，为可观测的若干微安数量级，远远大于上面两个Iddq的差值。并且本专利技术所指的这个差值Al的大小与芯片总的Iddq的大小没有关系。(3)可实现性強。两次测量电流之间的时间差大于若干毫秒(mS)，满足ATE设备电流测试的建立时间(Set本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用电流差值来检测互连线全开路缺陷的方法，其特征在于，包括以下步骤 (1)首先针对疑似存在开路缺陷的金属线，从芯片版图上获取有哪些信号线与该开路缺陷候选点物理位置紧密相邻的信息，基于该信息生成两个特意形式的测试图样； (2)顺序地加载两个测试图样； (3)ATE设备在第二个测试图样加载之后的两个规定的时间进行电流测量，若两次测量的电流差值大于几个微安，则可以判断发生了互连线全开路缺陷； (4)ATE设备在加载两个测试图样的整个过程，都利用示波器观察电流变化，若电流值发生“高”-〉“低”-〉“高”的变化，且电流最小值和稳定后的最大值之差为若干微安数量级，这样也可以判断发生了互连线全开路缺陷。2.如权利要求I所述的方法，其特征在于 所述步骤(I)是在集成电路设计阶段，针对发生开路缺陷可能性高的开路缺陷候选点，从芯片版图上获取有哪些其它信号线与该开路缺陷候选点物理位置紧密相邻的信息；基于这些信息，在集成电路设计阶段，在可测性设计的测试向量生成吋，DFT工程师对自动测试向量生成的工具设置约束条件，针对某个开路缺陷候选点，生成两个特意的测试图样；这两个测试图样为第一个测试图样使得驱动开路候选点的电压和它周围紧邻信号线的电压都为低电平逻辑“0”;第二个测试图样使得驱动开路候选点的电压仍旧为“O”，而它周围紧邻信号线的电压都变为高电平逻辑“ I ”。3.如权利要求I所述的方法，其特征在于 所述步骤(2)是在集成电路的测试阶段...

【专利技术属性】
技术研发人员：韦素芬，唐凯，
申请(专利权)人：集美大学，
类型：发明
国别省市：