数字信号处理器寻址方法技术

本发明专利技术属于计算机数字信号处理技术领域，具体涉及一种数字信号处理器寻址方法。本寻址方法具体如下：数字信号处理器中的访存单元从片内存储器中读取数据，所述访存单元并将读取到的数据写入数字信号处理器的寄存器组，数字信号处理器中的运算部件以寄存器组中的数据为源操作数进行运算并将运算结果写回寄存器组，且所述访存单元将寄存器组中的运算结果写回至片内存储器中；所述访存单元在以下四种寻址类型中择一访问所述片内存储器中的数据：直接寻址，或基地址偏移量寻址，或矩阵模寻址，或位反序寻址。使用本寻址方法能够基于所述以阵列方式构成的大带宽存储块并面向数字信号处理应用实现高效的数据访问。

【技术实现步骤摘要】

本专利技术属于计算机数字信号处理
，具体涉及一种。
技术介绍
数字信号处理已成为提高产品性能的一个主要手段，作为基于数字信号处理特点制作的器件，数字信号处理器(DSP)已成为数字系统不可或缺的核心器件。在应用需求的推动下，DSP的性能不断获得提高，目前，新体制雷达及4G通信等领域对DSP的性能提出了更高的要求。高性能计算的实现本质上取决于单位时间内启动的运算部件数量，启动的运算部件的数量可以用以下算式描述 CycleNum InstrNumUnitNum — ^ ^ UnitNumEachInstr 0 0UnitNum :单位时间内启动的运算部件数量CycleNum :单位时间内运行的时钟节拍数InstrNum :每个时钟节拍发射的指令数UnitNumEachInstr :每条指令启动的运算部件数为实现高性能计算，人们首先想到提升处理器频率，即增加上式中的CycleNum。这种方法在一定条件下可以不改变处理器的架构而轻易地获得更高性能。然而频率的进一步提升可能需要细化流水阶，增加流水线的深度，而深度流水又会使得程序分支导致的时钟节拍开销增大。此外，这种方法还会带来高功耗、制造工艺复杂度加大等一系列问题。另一种实现高性能计算的思路是提高指令的并行发射能力，即增加上式中的InstrNum0常用的技术手段包括超标量与超长指令字，超标量依赖硬件实现多发射，设计复杂度较高；超长指令字更多地依赖软件实现多发射，即由程序员或高级语言编译器构造出超长指令字，由硬件执行。从广义上来看，多核技术也属于这一类型，即依靠多个内核提高单芯片内的指令并行发射能力。第三种思路是设计出能启动更多运算部件的指令，即增加上式中的UnitNumEachlnstr。单指令多数据(SIMD)指令和各种形式的复合指令均可达到此目的。以兼顾容量与速度为出发点，现代处理器多采用层次化的存储结构。以典型的数字信号处理器为例，其存储结构一般包括片外存储器、片内存储器、寄存器组三个层次，所述数字信号处理器还包括用于对片内存储器进行访问的访存单元和直接存储器访问(DMA)控制器。信号处理应用的特点决定了 DSP处理的对象往往是数据流，典型的数据流处理过程为待处理的数据首先被DMA控制器从片外存储器传送至片内存储器；再被访存单元读入寄存器组；DSP中的运算部件处理寄存器组中的输入数据，并将计算结果写回寄存器组；寄存器组中的运算结果被访存单元写回片内存储器；最后片内存储器中的计算结果被DMA控制器传送至片外存储器单位时间里向存储器存取的信息量称为带宽。由于DMA传输技术的不断进步，并且多个DMA通道可以并行工作，因此，在上述数据流处理过程中，片内存储器与寄存器组间的数据传输带宽是主要的性能瓶颈。为实现高性能实时数字信号处理，必须设法提高片内存储器与寄存器组间数据传输的带宽。提高带宽有两种方式缩短片内存储器存取周期和增大片内存储器数据总线位宽。在现有技术水准下，缩短片内存储器存取周期的空间非常有限，因此增大片内存储器数据总线位宽是一种主要的带宽提升手段。在DSP设计实现中，由于工艺上的原因，通常是由若干个总线位宽较小的存储体(Bank)以阵列方式构成具有较大总线位宽的存储块(Block)。图I给出了一个这样的存储块示例，总线位宽为32bit的BankO Bank3以阵列方式构成总线位宽为128bit的BlockO，BlockO中内存单元的地址编排如图I中0 11所示。另一方面,一个数字信号处理应用的时间开销往往集中在若干核心算法模块上，如FFT、矩阵运算等。若能针对这些核心算法设计出相应的寻址方法，将会显著提升数字信号处理应用的整体效率。DSP的寻址方法是与其内存及总线结构密切相关的，对于如何基于所述以阵列方式构成的大带宽存储块并面向数字信号处理应用实现高效的数据访问，现有的DSP寻址方法所能提供的支持并不理想。
技术实现思路
根据上述现有技术存在的不足，本专利技术的目的在于，提供一种，使用该寻址方法能够基于所述以阵列方式构成的大带宽存储块并面向数字信号处理应用实现高效的数据访问。为实现上述目的，本专利技术采用了以下技术方案一种，数字信号处理器中的访存单元从片内存储器中读取数据，所述访存单元并将读取到的数据写入数字信号处理器的寄存器组，数字信号处理器中的运算部件以寄存器组中的数据为源操作数进行运算并将运算结果写回寄存器组，且所述访存单元将寄存器组中的运算结果写回至片内存储器中；所述访存单元在以下四种寻址类型中择一访问所述片内存储器中的数据直接寻址，或基地址偏移量寻址，或矩阵模寻址，或位反序寻址。本还可以通过以下方式得以进一步实现优选的，所述直接寻址类型以单字或双字为访存单位；在以单字为访存单位访存时，数字信号处理器中的取值单元所发出的采用直接寻址类型的单条指令产生N个地址，且I < N < 4，此N个地址中的每一个地址即为对应访存单位的地址；在以双字为访存单位访存时，数字信号处理器中的取值单元所发出的采用直接寻址类型的单条指令产生N对地址，且I < N < 4，此N对地址中的每一对地址均包括两个连续的地址，且每一对地址均以其包含的两个连续地址中的较小值作为该访存单位的地址；所述采用直接寻址类型的单条指令由基地址和字间偏移量形成实际的访存地址；所述采用直接寻址类型的单条指令所访问的首个访存单位的地址由数字信号处理器中的一个基地址寄存器确定，该基地址寄存器由所述采用直接寻址类型的单条指令指定；所述采用直接寻址类型的单条指令在形成实际访存地址时使用的字间偏移量由数字信号处理器中的一个字间偏移量寄存器确定，该字间偏移量寄存器由所述采用直接寻址类型的单条指令指定。优选的，所述基地址偏移量寻址类型以单字或双字为访存单位；在以单字为访存单位访存时，数字信号处理器中的取值单元所发出的采用基地址偏移量寻址类型的单条指令产生N个地址，且I SNS 4，此N个地址中的每一个地址即为对应访存单位的地址；在以双字为访存单位访存时，数字信号处理器中的取值单元所发出的采用基地址偏移量寻址类型的单条指令产生N对地址，且I < N < 4，此N对地址中的每一对地址均包括两个连续的地址，且每一对地址均以其包含的两个连续地址中的较小值作为该访存单位的地址；所述采用基地址偏移量寻址类型的单条指令由基地址、基地址偏移量、字间偏移量形成实际的访存地址；所述采用基地址偏移量寻址类型的单条指令所访问的首个访存单位的地址由 数字信号处理器中的一个基地址寄存器和一个基地址偏移量寄存器共同确定，所述基地址寄存器和基地址偏移量寄存器由所述采用基地址偏移量寻址类型的单条指令指定；所述采用基地址偏移量寻址类型的单条指令在形成实际访存地址时使用的字间偏移量由数字信号处理器中的一个字间偏移量寄存器确定，该字间偏移量寄存器由所述采用基地址偏移量寻址类型的单条指令指定。优选的，所述位反序寻址类型以双字为访存单位，并按照位反序方式访存；数字信号处理器中的取值单元所发出的采用位反序寻址类型的单条指令产生N对地址，且I < N < 4,此N对地址中的每一对地址均包括两个连续的地址,且每一对地址均以其包含的两个连续地址中的较小值作为该访存单位的地址；所述采用位反序寻址类型的单条指本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：洪一，郭二辉，耿锐，刘小明，汪灏，
申请(专利权)人：中国电子科技集团公司第三十八研究所，
类型：发明
国别省市：