描述了使用系统对于电荷干扰操作的灵敏度以及由系统执行的电荷干扰操作的历史的闪存系统和数据管理方法。在本发明专利技术的实施方式中，对于电荷干扰操作的灵敏度以干扰强度矩阵来实施，其中所选操作具有相关联的数值，其为引起导致数据错误的电荷中的干扰的该操作的相对强度的估计。干扰强度矩阵应该还包括指示电荷增加或损失的错误的方向。干扰强度矩阵可以由进行自测试的装置确定，其中通过执行所选操作来触发所测漂移值中的变化，直到出现可检测到的变化。在可替代的实施方式中，通过测试来自同类群体的所选单元来确定干扰强度矩阵。
【技术实现步骤摘要】
本公开总体上涉及非易失性半导体存储器，更具体地涉及闪存的错误检测和校正技术。
技术介绍
EEPROM和闪存(N0R和NAND)使用浮栅(floating gate, FG)来存储电荷以表示信息。这些存储器件在编程/擦除周期(其对于器件可以耐用的擦除/编程操作次数施加了限制)之后遭受恶化机制。多层单元(MLC，Multi-Level Cell)闪存器件一般比单层单元(SLC，Single-Level Cell)器件具有显著更低的编程/擦除周期耐用性。各种编程和擦除操作可导致相邻单元中的电荷的增加或损失，这称为“干扰”。当作为对附近单元执行的编程或读取操作的结果，单元的初始/编程状态改变时，出现干扰错误。干扰错误是软错误。当通过读取与干扰单元在形体上靠近的或共享控制线的另一单元来变更存储单元中的电荷量时出现“读取干扰”。单个的读取干扰事件可能不会在电荷内容中产生足够的变化以影响错误，但是累积的读取干扰可能最终导致如此。读取干扰的累积影响通过擦除操作来复位。NAND闪存的特定矩阵架构导致比NOR闪存更多的“读取干扰”。编程干扰错误导致在页面编程期间将位设置为错误值。位错误可以在正被编程的页面(page)上发生，但是也可以在块中的不同页面上出现。在US专利5715193(1998年2月3日)中，Robert Norman描述了一种方法，用于监控对于存储单元块的干扰影响，其中每当对擦除块进行擦除时，控制器通过将干扰单元添加到解码块中每一个其它擦除块的计数并将擦除块的计数复位为零来更新包含擦除块的解码块的表。Norman还指出，控制器最好对干扰计数达到预定最大值的每一个擦除块进行刷新操作。在刷新操作期间，进行任何必要的恢复过程，以将合适的电荷复原到擦除块的每一个单元的浮栅，从而防止否则将会在不执行刷新操作的情况下(由于干扰影响)发生的数据的任何错误读取。多层单元(MLC)闪存器件可以通过将晶体管的浮栅充电到不同的所选阈值电压 (Vt)电平来针对每个存储单元存储多个位，从而在将位模式(bit pattern)映射到特定电压电平时使用单元的模拟特性。在NAND闪存的情况下，MLC器件的Vt在概念上通过顺序地将所选择的读取电压(Vkead)电平施加到各单元的浮栅而加以读取。一般地，以每一个范围之间的安全带来选择电压范围，以帮助确保正常的Vt分布不会重叠。在NOR闪存中，各单元并联连接到位线，这允许通过处于已知状态的串联的所有其它晶体管单独读取和编程各单元。因此，在NOR闪存中，具有正被查询的存储单元的串联晶体管是仅与寻址功能相关联的晶体管。Tieniu Li的公开的美国专利申请20080307270 (2008年12月11日)描述了对于主机装置实施的用于检测在NAND存储器中新出现的坏块的机制，其包括保持读取操作期间至少一部分错误历史。Nishihara等人的公开的美国专利申请20100214847描述了 NAND闪存系统，其据说通过包括包含用于存储和检索供存储控制器使用的校正的读取电压的部件，来减小各芯片间的读取干扰特性的变化。存储控制器对于闪存执行数据输入/输出控制和数据管理， 在写入时添加纠错码(ECC)，并在读取时分析纠错码。固态驱动器(SSD)是一般设计为传统硬盘驱动器(HDD)的功能置换的数据存储器件，但是SSD使用固态存储器存储数据。术语SSD在这里仅用于指代基于闪存的器件。SSD 通常使用与硬盘驱动器相同的命令接口以允许在许多应用中使用SSD取代HDD而不要求软件修正。包括HDD和SSD特征二者的混合器件也是可能的。假定存储器内容的恶化随着时间和编程/擦除周期的数量是渐进的且不可避免的，存在开发能够利用闪存芯片的基本物理过程和操作细节的有效纠错码的需求。这些有效的纠错码需要利用在读取时间可获取的软信息，而不恶化闪存读出性能。下面描述的本专利技术涉及一般称为闪存的早期恶化检测(EDD)系统的以上相关申请部分中描述的其它申请中的专利技术。本专利技术可以独立，或者可以补充EDD系统，以进一步增大闪存的可靠性和操作寿命。
技术实现思路
本专利技术的实施方式包括使用基于系统对于电荷干扰操作的灵敏度以及由系统执行的电荷干扰操作的历史的概率的闪存器件(如，固态驱动器(SSD))和数据管理的方法。 在本专利技术的实施方式中，对于电荷干扰操作的灵敏度以干扰强度矩阵实施，其中所选择的操作具有相关联的数值，其为引起可能导致数据错误的电荷中的干扰的这种操作的相对强度的估计。干扰强度矩阵也可以包括指示电荷的增加或损失的错误的方向(direction)。 在一个实施方式中，干扰强度矩阵由进行自测试的装置确定，其中通过执行所选操作来触发电荷干扰错误，直到出现可检测到的错误为止。可以潜在地引起电荷干扰的所有操作都可以包括在测试中。在本专利技术的实施方式中，操作的干扰强度将由产生闪存单元的电荷内容中的变化引起的可检测到的干扰(位变化)所需的操作数量来确定。引起错误所需的操作数量越高，则干扰强度越低。在可替代的实施方式中，通过测试来自同类群体的所选单元来确定干扰强度矩阵。相对小的所选样本装置组的使用允许测试是破坏性的，即包括执行缩短或耗尽装置使用寿命的操作。在可替代的实施方式中，通过计数读操作中完成时间(TTC)值的漂移 (dispersion)中出现可检测到的变化之前可以执行的操作数量来估计干扰强度。TTC值用作该读操作中查询的存储单元中的阈值电压(Vt)的漂移的代理。干扰强度测试应该作为工厂中制造工艺的一部分执行(对于每一个装置或所选样本)，然后干扰强度矩阵将用作根据本专利技术的每一个装置中数据管理系统的一部分。干扰强度矩阵与之前在SSD系统上执行的电荷干扰操作的运行历史记录(操作历史)结合使用，以确定何时执行预防动作以防止数据损失。还可以使用干扰强度矩阵和操作历史来分配从存储器读取的数据点值是结果累积的电荷干扰的概率。数据点值具有已经在特定方向中被干扰的足够高概率的获知允许实时地执行纠错，作为SSD正常读出操作的一部分。附图说明图I是现有技术NAND闪存多层存储单元结构的图示。图2A是图I的现有技术NAND闪存多层存储单元结构的读取操作的所选时序曲线的图示。图2B是示出了图I的一组现有技术NAND闪存单元结构的时序曲线的可能范围的该组的读取操作的所选时序曲线的图示。图3是本专利技术实施方式中使用的具有早期恶化检测(EDD)的NAND闪存页面中的所选组件的图示。图4是根据本专利技术的NAND闪存实施方式的完成时间测量单元的所选功能设计块的图示。图5是根据本专利技术的NAND闪存实施方式的漂移分析器的所选功能设计块的图示。图6是根据本专利技术实施方式的漂移分析器中使用的最大电压检测器的设计的图/Jn ο图7A和7B图示具有用于快速读出的并行灵敏放大器组的现有技术多层NOR闪存。图7A是概念性示意图，图7B示出了具有电流镜和几个并行的灵敏放大器(每一个都有其自身的基准电压，同时切换)的改进方案。图8是在本专利技术实施方式中使用的NOR闪存系统中的所选组件的图示。图9是根据本专利技术的NOR闪存实施方式的完成时间测量单元的所选功能设计块的图示。图10是本专利技术NOR闪存实施方式中使用的多路复用器(MUX)的设计的图示。图11是图示根据本专利技术实施方式的用于通过强制错误来确定一组闪存操本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：LM弗兰卡尼托，RL加尔布雷思，TR奥恩宁，
申请(专利权)人：日立环球储存科技荷兰有限公司，
类型：发明
国别省市：
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