微电子封装及其制造方法技术

微电子封装包括裸芯片(210)，裸芯片(210)附连有第一多个导电焊盘(211)。微电子封装还包括第一层(220)和第二层(130)。第一层具有电连接到第一多个导电焊盘之一的第一多个导电通孔(121)。第二层包括位于第二层的周边(135)周围的第二多个导电焊盘(131)和电连接到第一多个导电通孔之一和第二多个导电焊盘之一的多个导电迹线(132)。微电子封装也包括多个接合线(240)，其中每一个接合线都电连接到第二多个导电焊盘之一。

【技术实现步骤摘要】
【国外来华专利技术】
一般而言，本专利技术公开的实施例涉及微电子装置，并且更具体地说，涉及这种装置的封装方法和设计。
技术介绍
计算机微处理器、芯片集和其它微电子装置经常被放在微电子封装内，以便提供以免损坏的保护、与计算机系统中其它组件的连接以及其它优点。对于诸如智能电话等多个市场部分中的应用，堆叠的微电子封装在今天是司空见惯的。在堆叠的(或其它)封装内，传统上用引线接合或用受控塌陷芯片连接(C4)凸块形成进行裸芯片(die)到衬底的连接。附图说明从对(结合图中的附图进行的)如下详细描述的阅读中，将更好地理解所公开的实施例，其中图1是根据本专利技术实施例的微电子封装的平面图；图2是根据本专利技术实施例的图1的微电子封装的截面图；图3是示出根据本专利技术实施例制造微电子封装的方法的流程图；图4-9是根据本专利技术实施例图1和图2的微电子封装在其制造过程中各个具体点处的截面图；图10描绘了根据本专利技术实施例的堆叠的裸芯片封装；图11描绘了根据本专利技术实施例在附连到具有POP配置的基础封装(underlying package)的BBUL封装焊剂上包括堆叠的裸芯片的微电子封装；以及图12描绘了根据本专利技术实施例在附连到具有PIP配置的基础封装的BBUL封装焊剂上包括堆叠的裸芯片的微电子封装。为了示出的简化和清晰，附图示出了构造的一般方式，并省略了众所周知特征和技术的描述和细节，以避免不必要地模糊了对本专利技术描述的实施例的论述。此外，附图中的单元不一定按比例绘制。例如，附图中的一些单元的尺寸可能相对于其它单元放大了，以帮助改进对本专利技术实施例的理解。不同附图中相同附图标记表示相同单元，而类似的附图标记可能表示类似单元，但不一定表示类似单元。说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等如果有的话则用于区分类似单元，并不一定用于描述具体顺序或时间上的次序。要理解，如此使用的术语在适当情境下可互换，使得本文描述的本专利技术实施例例如能够按不同于本文示出或以其它方式描述的顺序操作。类似地，如果一种方法在本文被描述为包括一系列步骤，则本文所呈现的这种步骤的次序不一定是可执行这种步骤的唯一次序，并且某些陈述的步骤有可能可被省略，和/或本文中未描述的某些其它步骤有可能可被加到方法中。而且，术语“包括”、“包含”、“具有”及其任何变形打算包含非排他性包含，使得包括单元列表的过程、方法、制品或设备不一定限于那些单元，而是可包含未明确列出的或是这种过程、方法、制品或设备固有的其它单元。说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“上面”、“下面”、“之上”、“之下”等如果有的话则用于描述性目的，并不一定用于描述永久的相对位置。要理解，如此使用的术语在适当情境下可互换，使得本文描述的本专利技术实施例例如能够在不同于本文示出或以其它方式描述的其它方位操作。本文所使用的术语“耦合”被定义为以电方式或非电方式直接地或间接地连接。本文描述为彼此“相邻”的对象在对于使用该短语的上下文是适当时可彼此物理接触，彼此紧密靠近，或在与彼此相同的总的地区或区域中。在本文中出现短语“在一个实施例中”不一定全都是指同一实施例。具体实施例方式在本专利技术的一个实施例中，微电子封装包括附连有第一多个导电焊盘的裸芯片。 这些焊盘具有不大于100微米的间距。微电子封装还包括第一层和位于第一层之上的第二层。第一层在其中具有第一多个导电通孔，其中每一个导电通孔都电连接到第一多个导电焊盘之一。第二层包括位于第二层的周边周围的第二多个导电焊盘，并且还包括多个导电迹线，其中每一个导电迹线都电连接到第一多个导电通孔之一和第二多个导电焊盘之一。 微电子封装也包括多个接合线，其中每一个接合线都电连接到第二多个导电焊盘之一。上文所提到的堆叠的封装在若干市场部分中是常见的。这种封装在未来将很可能变得更加广泛使用，这是因为计算机系统沿朝更大计算能力和更小大小的道路继续。然而， 在这些更小封装中将使用的互连技术是必须解决的问题。虽然引线接合是非常牢固地建立的技术，但是其关键缺点之一是，它经常由于需要在裸芯片的周边周围设置焊盘以及可引线接合的焊盘行数量受限的事实而导致裸芯片大小的增大。这个缺点经常通过使用替代的 C4技术得到解决，这是因为C4技术的特征在于产生更高数量接合处(bond)(例如以阵列图案分布)的能力。然而，C4技术由于凸块形成和组装工艺限制也面临间距缩放限制。本专利技术的实施例通过使用所谓的无凸块增层(BBUL)技术来创建包封裸芯片的封装解决了这些问题。裸芯片内的间距尺寸被缩小以考虑裸芯片大小的减小。BBUL技术然后用于将裸芯片凸块“分布”在封装上的焊盘的周边行中。这些焊盘然后可在为了形成堆叠的封装而需要时引线接合到其它封装或其它硅裸芯片。例如，本专利技术的实施例使堆叠的封装中能够使用间距非常精细的裸芯片。如果期望的话，则这些焊盘中的一些可用于实现封装上封装(POP)和封装中封装(PIP)架构。现在参考附图，图1是根据本专利技术实施例的微电子封装100的平面图，并且图2是其截面图。图2是沿图1的线2-2得到的，而图1示出了图2的由箭头1-1指示的层。图 2中示出的接合线(在下文介绍和描述)从图1中省略了，以便增强图的清晰度。类似地， 并且出于相同原因，图1中示出的导电迹线(在下文介绍和描述)从图2中省略了。如图1和2中所示出的，微电子封装100包括附连有多个导电焊盘211的裸芯片 210，多个导电焊盘211的间距212不超过100微米(本文也称为“百万分之一米”或“μ m”)。 (以更大间距，现有技术更有可能是充分的。)在示出的实施例中，裸芯片210至少部分地密封在模塑配混物250中。除了其它原因之外，这样做还为了提供在其上构建封装的其余部分的基座，并且也有助于翘曲控制、热耗散、机械强化等。此外，在示出的实施例中，微电子封装100是无凸块增层(BBUL)封装。BBUL技术取消了裸芯片附连エ艺，并因此除了其它的之外还具有避免衬底翘曲问题并以非常精細的C4间距开发组装エ艺的优点。微电子封装100的层220含有多个导电通孔121，其中每ー个导电通孔121都电连接到导电焊盘211之一。在示出的实施例中，导电通孔121在层220设置成IOX 10阵列。 层220可由适当的晶圆介电材料組成。微电子封装100还包括层130，层130位于层220之上并且其中形成有位于层130 的周边135周围的多个导电焊盘131，并且其中还形成有多个导电迹线132，其中每ー个导电迹线132都电连接到导电通孔121之ー和导电焊盘131之一。层130可由光阻材料(诸如阻焊剂、干膜抗蚀剂等)組成。另外，微电子封装100包括多个接合线M0，其中每ー个接合线都电连接到导电焊盘131之一。迹线132尽管显示为被限定到单层(层130)，但在其它实施例中可位于多层中。 换句话说，可行的是，可使用多层对迹线布线，从通孔121延续到焊盘131(即C4到外部焊盘)。更具体地说，可使用由类似于所示那些层的层构成的层堆叠，以便将迹线从C4区域向外布线到更大间距焊盘(诸如焊盘131)。通孔可被直接加在通孔121上，通孔121然后可延伸通过层130，在此可对布线的第二层形成图案。作为示例，可直接在层130上对这个布线形成图案。一旦图案形成完成，就会在这个本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：R·K·纳拉，J·A·梅斯，M·J·马努沙罗，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：