处理内存请求的系统与方法技术方案

本申请案揭露处理系统。所述处理系统包含第一处理单元耦合至第一内存，以及第二处理单元耦合至第二内存。所述第二内存包括同调内存与所述第二处理单元私用的私用内存。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术是关于处理环境，更特别是关于在多处理器系统中处理内存请求。
技术介绍
一些制图处理系统包含多处理单元，例如中心处理单元(CPU)，分配一些制图处理任务至一或多个制图处理单元(GPh)。例如，CPU可分配描述(rendering)任务至一或多个 GPU。在一些系统中，CPU与每一个GPU各自具有自身相关的内存。例如，在具有CPU与 GPU的系统中，CPU可耦合至系统内存，以及GPU可耦合至区域内存。所述系统内存可包含同调内存(coherent memory) 0然而，在许多系统中，存取至GPU区域内存并不同调。当需要同调时，则软件可被用于确使同调，产生效能负荷。需要方法与系统造成GPU区域内存的同调存取而不使用软件确使同调。
技术实现思路
本申请案的实施例是关于提供内存，包含在多处理器系统中的同调内存。例如，本专利技术的实施例可在内存中提供同调内存耦合至制图处理单元(GPU)。在一实施例中，提供处理系统。所述处理系统包含耦合至第一内存的第一处理单元，以及耦合至第二内存的第二处理单元。所述第二内存包括同调内存以及所述第二处理单元私用的私内存。在另一实施例中，处理内存请求的方法包含决定与所述内存请求相关的内存字符的位置，以及响应位在内存中的所述内存位，存取所述内存，处理所述请求。所述内存包含同调内存与所述第一处理单元私用的私内存。以下具体实施方式与图式详细说明本专利技术的其它特征与优点以及本专利技术不同实施例的结构与操作。附图说明本申请案的附随图式是说明书的一部分，说明本专利技术，并且与其说明一起用于解释本专利技术的原理，并且使得熟知此技艺的人士可制造与使用本专利技术。图1-3是根据本专利技术的实施例，说明处理系统。图4是根据本专利技术的实施例，说明制图处理单元。图5-6是根据本专利技术的实施例的处理内存请求方法的流程图范例。图7-8是根据本专利技术的实施例，说明处理系统。本专利技术的描述可参考图式。一般而言，组件第一次出现的图式是由组件符号最左边的数字指示。具体实施方式具体实施方式部份而非专利技术概述是用于解释权利要求。专利技术概述与摘要可说明本专利技术的一或多个但非全部实施例，因而非用任何方式限制本专利技术与权利要求。特定实施例的说明完全体现本专利技术的通常本质，因而熟知此技艺的人士不需要过度实验即可修饰与/或使用不同的应用，例如特定的实施例，而不会脱离本专利技术的一般概念。因此，基于本申请案的教导与指南，所述应用与修饰是在本专利技术的均等物的意义与范围内。本申请案的用词或用语是为了说明本专利技术而非限制本专利技术，因而熟知此技艺的人士根据本申请案的教导与指南来解释说明书的用语或用词。图1说明习知处理系统100。处理系统100包含中央处理单元(CPU) 102、制图处理单元(GPU) 104、系统内存118与GPU区域内存130。CPU 102包含执行引擎106、地址处理单元108、快速缓冲储存区122、地址处理单元IM与北桥125。系统内存118包含快速缓冲储存内存132与非同调内存134。GPU区域内存130包含可见内存136与私用内存138。 熟知相关技艺的人士可知处理系统100不限于图1所示的组件，可包含除了图1所示之外的更多组件。在CPU 102的操作过程中，执行引擎106执行许多指令。这些指令中有一些需要执行引擎106发出内存请求，存取储存的信息。当执行引擎106发出内存请求给内存字符时，地址处理单元108初始转译对应于所述内存请求的虚拟地址至实体地址。地址处理单元108也检查虚拟地址与/或实体地址，决定请求的内存字符的位置。如果请求的内存字符位于同调内存132中，询问快速缓冲储存区110，决定它是否可服务所述内存请求。例如， 可询问快速缓冲储存区110，决定它是否正持有请求的内存字符，以及如果是，则持有请求内存字符的快速缓冲储存线是否有效。如果快速缓冲储存区110无法服务所述内存请求， 亦即快取错失(cache miss)，则所述内存请求必须被同调内存132服务。特别地，NB 111 存取同调内存132，服务所述请求。在一实施例中，NB 111可作为CPU 102与系统100其它组件之间的多任务器。在一些实施例中，NB 111可称为“内存控制器”。如果地址处理单元 108决定请求的内存字符位在非同调内存134中，则NB 111存取非同调内存134，服务所述请求(没有先存取快速缓冲储存区110)。请求的内存字符也位在GPU区域内存130中。例如，请求的内存字符可位在可见内存136中。在一实施例中，从CPU 102至可见内存136的请求可以是内存映像的Ι/0(ΜΜΙ0) 请求。在此范例中，NB 111通讯所述请求至NB 125(亦即在周边组件互连快捷(PCIE)路径上)。在一实施例中，NB 125实质类似于NB 111。NB 125存取可见内存136，得到请求的内存字符，以及通讯内存字符返回至NB 111。GPU私用内存130是GPU 104私用(亦即CPU 102无法存取)。因此，如果请求的内存字符位在内存130中，则地址处理单元108会产生错误，防止CPU 102存取私用内存 130。类似于CPU 102，在GPU 104的操作过程中，GPU 104的执行引擎120执行许多指令。响应这些指令的一或多个，执行引擎120可产生内存请求。发出的内存请求包含虚拟请求的内存地址。如图1所示，GPU104先询问快速缓冲储存区122，决定它是否持有请求的字符线(使用所述虚拟的内存地址)。如果快速缓冲储存区122未持有所述内存请求或是无法服务内存请求，则内存字符必须是从内存撷取。地址处理单元IM转译所述虚拟地址至实体地址，并且决定请求的内存字符的位置。例如，如果地址处理单元1 决定请求的内存字符位在可见内存136或GPU区域内存 130的私用内存138中，则NB 125与GPU区域内存130交互作用，服务所述请求。如果请求的内存字符位在系统内存118中，则NB 125传送请求至CPU 102，得到请求的内存字符。例如，如果请求的内存字符位在同调内存132中，则NB 111可存取同调内存132，服务所述请求。在另一实施例中，NB 111可存取快速缓冲储存区110，服务所述请求。如果请求的内存字符位在非同调内存132中，则NB 111可存取非同调内存134，服务所述请求。对于GPU区域内存130的所有存取是非同调的。如果需要同调，则必须由软件提供，这造成可考虑的附加费用。再者，快速缓冲储存区122快速缓冲储存GPU区域内存130 储存的信息，快速缓冲储存区122是非同调快速缓冲储存区。相对于CPU 102的快速缓冲储存区110合并协议，例如MESI协议，使得与其它装置同调分享，GPU 104的快速缓冲储存区122实施协议，使得在不同装置之间分享。在一实施例中，可在CPU 102与GPU 104各自提供写入结合模块。因此，可结合多个写入请求，因而写入请求至非同调内存的带宽可类似于写入请求至同调内存的带宽。然而，通常无法得到读取请求的类似快取优化。因此，读取请求至非同调内存(例如从CPU 102至可见内存136)带宽实质小于读取请求至同调内存。在一些实施例中，读取请求至非同调内存可指定为“非性能”(non-performant)且稀少。当然，在一实施例中，从CPU 10本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：P·J·罗杰斯，W·F·克鲁格，M·赫梅尔，E·德默斯，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：