一种优化嵌入式自旋力矩转移随机存储器性能与硬件耗费的异构设计方法，通过改变自旋力矩转移随机存储器上存储单元磁通道结自由层的面积、nMOS晶体管的大小和存储器阵列的大小来改变自旋力矩转移随机存储器的存储特性，并将具有不同特性的存储模块集成于同一颗芯片内。本发明专利技术在不改变STT-RAM工艺流程的条件下，采用不同的结构和电路来设计存储特性完全不同的STT-RAM模块，以分别满足运算处理单元多样的存储需求。从而实现仅采用STT-RAM技术就能满足系统级芯片的需求，减少存储芯片的使用，增加系统级芯片片上集成的存储器容量，进一步优化STT-RAM的性能与硬件耗费。
【技术实现步骤摘要】
本专利技术涉及新型存储器技术与计算机存储体系结构设计方法，具体涉及一种异构设计策略与方法，用以优化高性能处理器和移动终端SoC芯片中嵌入式自旋力矩转移随机存储器的整体性能与硬件耗费。
技术介绍
自旋力矩转移随机存储器(Spin-Torque Transfer Random Access Memory,以下简称STT-RAM)作为新一代磁电阻随机存储器(Magnetic RAM)技术是最受业界关注的新型存储技术之一。与传统存储器技术相比，STT-RAM具有非易失、存储密度高、可微缩能力强、 读写速度快和静态功耗低等多种优点，具有作为系统级芯片(System on Chip，SoC)和高性能处理器中的通用存储器(Universal Memory)的潜力。采用STT-RAM作为系统级芯片和处理器的嵌入式存储器有诸多技术优点。一方面，STT-RAM的存储密度高，可有效提高片上存储器的容量，缓解日益严重的“存储墙”问题；另一方面，STT-RAM的存储阵列几乎没有漏电功耗，因此还可进一步缓解高性能芯片 (特别是电池供电系统芯片)在功耗与热设计等方面的瓶颈。再者，STT-RAM的由于其非易失性，还可取代NOR或NAND闪存存储器，为系统级芯片提供非易失性存储和快速热启动 (instant-on)等功能。因此，STT-RAM的目标是通用存储器，它有可能改变传统芯片系统中静态随机存储器、动态随机存储器和非易失性的闪存存储器等多种存储工艺技术并存的现状，为系统级芯片提供单一存储工艺的完整解决方案。但是，STT-RAM作为通用存储器在技术上还存在一定的制约。首先，STT-RAM虽然具有非易失性、静态功耗极低，但它的写延迟和动态功耗都比较大，难以用做需要高速并频繁访问的嵌入式存储模块；而一些减小STT-RAM写延迟和功耗的技术方法又会造成 STT-RAM失去非易失性。其次，STT-RAM的读写延迟不一致，这与传统静态随机存储器的读写不同，给存储架构的设计带来新的挑战。因此，仅采用相同的电路和结构来设计STT-RAM， 难以满足系统级芯片对存储特性的多样性需求，无法实现使STT-RAM成为系统级芯片中通用存储器技术的目标。通常的电子与芯片系统的存储结构有多种不同的存储特性需求，是由多种不同工艺技术的存储器共同组成的多样性存储系统，它通常包括静态随机存储器(Static Random Access Memory, SRAM)、动态随机存储器(Dynamic Random Access Memory, DRAM)禾口闪存存储器(NOR或NAND Flash Memory)三大类存储器。其中 静态随机存储器具有存储速度快和可片上集成的优点，主要作为嵌入式存储器为运算处理单元提供可高速访问的存储单元。但由于静态随机存储器存储密度低且漏电功耗大，已逐渐成为系统级芯片设计的主要瓶颈。 动态随机存储器具有存储密度高和访问速度较快的优点，主要作为外部存储器为运算处理单元提供大容量的运行数据空间。但动态随机存储器需要不断的刷新以保持数据不丢失，能量耗费大。 闪存存储器具有存储密度高和非易失性的优点，主要作为程序或数据存储器使用，为芯片提供大容量掉电不丢失的数据存储空间。但闪存存储器编程控制复杂，且存取速度慢，为系统芯片设计带来一定的复杂度。加工工艺完全不同的多种存储器芯片在给电子系统带来了额外的封装与系统集成耗费的同时，也成为系统性能提升的主要技术制约。尽管STT-RAM作为一种具有通用特征的存储器技术有望为系统级芯片提供完整的存储解决方案，但是采用传统同构设计策略的STT-RAM难以满足系统级芯片对存储的多样性要求。因此，在相同的存储工艺基础上，设计存储特性不同的STT-RAM对系统级芯片有非常重要的意义。
技术实现思路
本专利技术的目的在于提出一种异构设计策略，在单一的存储工艺下使STT-RAM能灵活满足系统级芯片对存储的多样性需求，即能同时满足运算处理单元对高速、低功耗、大容量和非易失性存储的要求，并能在此基础上能进一步优化STT-RAM存储系统的性能与硬件耗费。为了实现上述任务，本专利技术采取一种异构的设计策略在不改变STT-RAM工艺流程的条件下，采用不同的结构和电路来设计存储特性完全不同的STT-RAM存储模块，来分别满足运算处理单元多样的存储需求。从而实现仅采用STT-RAM技术就能满足系统级芯片的需求，减少存储芯片的使用，增加系统级芯片片上集成的存储器容量，进一步优化 STT-RAM的性能与硬件耗费。实现该异构设计策略的具体方法主要包括 在同一芯片设计中，在STT-RAM存储单元中选择不同的控制nMOS晶体管大小， 从而使同一芯片中的STT-RAM具备不同的读延迟和写延迟比例。增大nMOS晶体管可减小 STT-RAM的写延迟同时增加读延迟；减小nMOS晶体管可减小STT-RAM的读延迟同时增加写延迟。 在同一芯片设计中，在STT-RAM存储单元中选择不同的磁通道结自由层面积， 从而使同一芯片中的STT-RAM单元同时具备易失性和非易失性。对于非易失性的STT-RAM， 其写速度慢且能耗大，但可保存数据；对于易失性的STT-RAM，其写速度快且能耗低，但数据会随时间而丢失，需要不断的刷新操作来保持数据完整性。 在同一芯片设计中，对STT-RAM存储阵列选择不同的阵列大小，从而使同一芯片中的STT-RAM阵列同时具备不同的延迟水平和存储密度。增大STT-RAM阵列，将同时增加STT-RAM阵列的读写延迟，但会获得更高的存储密度；减小STT-RAM阵列，将同时减少 STT-RAM阵列的读写延迟，但也会减小STT-RAM的存储密度。通过采用上述的异构设计策略与三种实现方法，可实现在系统级芯片上采用相同 STT-RAM工艺设计存储特性相异的STT-RAM存储阵列。从而使多种存储特性不同的STT-RAM 存储阵列集成于同一颗芯片上，以充分满足系统级芯片对存储模块要求的多样性。与已有技术相比，本专利技术的技术优势与效果体现在1.在不改变制造工艺的前提下，通过异构设计实现多种存储特性不同的STT-RAM 存储阵列在同一芯片中集成，可满足系统级芯片或高性能处理器对存储的多样性需求。2.在满足系统级芯片的存储多样性需求的条件下，本专利技术的STT-RAM解决方案可为系统提供高速、低功耗和非易失性的存储结构，充分发挥STT-RAM多方面的技术优势。3.本专利技术的STT-RAM解决方案可改变传统存储系统需要多种存储工艺和多个芯片集成的现状，显著减少电子系统的封装和板级硬件耗费，进一步有利于系统的小型化与便携设计。附图说明图1为STT-RAM单元结构和STT-RAM单元异构设计方法示意图。图2为STT-RAM阵列异构设计方法示意图。图3为采用传统存储技术的智能手机存储系统示意。图4为采用STT-RAM异构设计策略的智能手机存储系统示意图。图5为采用STT-RAM异构设计策略的STT-RAM与静态随机存储器混合的智能手机存储系统示意图。具体实施例方式以下结合附图和实施例对本专利技术作进一步的详细说明。图1所示是STT-RAM的存储单元结构。通常，每个STT-RAM存储单元由一个磁通道结(Magnetic Tunneling Junction,MTJ)和一个控制nMOS晶本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：孙宏滨，闽泰，张彤，郑南宁，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：
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