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用于在频率改变期间的高效延迟锁定环训练协议的机制制造技术

技术编号:7534201 阅读:216 留言:0更新日期:2012-07-12 23:17
一种在频率改变期间的高效延迟锁定环(DLL)训练协议包括具有存储器物理层(PHY)单元的集成电路,该存储器PHY单元包括主DLL和从DLL。主DLL可以将第一参考时钟延迟某个量,并且提供与延迟量相对应的参考延迟值。从DLL可以基于所接收到的配置延迟值将第二参考时钟延迟第二个量。接口单元可以基于所述参考延迟值生成所述配置延迟值。功率管理单元可以提供关于所述第二参考时钟的频率正改变的指示。响应于接收到该指示,接口单元可以利用预定缩放值生成与新频率相对应的新配置延迟值,并且将该新配置延迟值提供给存储器PHY单元。

【技术实现步骤摘要】

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员:E·P·麦克尼吉陈浩S·曼西格
申请(专利权)人:苹果公司
类型:发明
国别省市:

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