本发明专利技术涉及一种用于判断序列数中是否存在多于1个1的电路装置，包括第一模块、第二模块、第三模块，所述的第一模块的输出与第二模块的输入连接，所述的第二模块的输出与第三模块的输入连接；所述的第一模块将输入的序列数进行分组，将序列数中设定个数的数分成一组，每组产生一个两位信号并将这两位信号传输第二模块；所述的第二模块将第一模块的每组输出两位信号进行分组，每组个数与第一模块相同，每组产生一个两位信号并将这两位信号传输个第三模块；所述的第三模块根据输入的信号进行逻辑判断是否存在多于1个‘1’。与现有技术相比，本发明专利技术具有可配置、判断速度快、面积小等优点。
【技术实现步骤摘要】
本专利技术涉及一种集成电路的数据处理技术，尤其是涉及一种用于判断序列数中是否存在多于1个1的电路装置。
技术介绍
随着工艺的进步，集成电路的设计能力也越来越强大，对运算能力的要求也越来越高，特别是在处理器(CPU)的地址翻译旁路缓冲(TLB)中，要快速判断出页表中是否有两个及以上的相同表项(Entry)存在。由于软件支持在页表中同时出现两个相同的表项，而在读取时只能有一个表项存在，所以就需要有一种方法能够快速判断表项中是否有两个相同的表项存在。现有的解决方法是对将每个表项与标签比较以后得到的结果进行编码，然后与‘1’进行比较，如果编码的结果小于等于‘1’，表明页表中最多有一个表项存在；如果大于等于2，表明页表中至少有两个及以上的相同表项存在。这种方法在表项数比较小时有其存在的意义，但当表项数目比较大时，这种判断方法就存在明显缺陷，由于其要经过编码和比较两个步骤，速度比较慢，面积也比较大。考虑到速度与面积的最优化，提出一种可配置的快速判断的方法。
技术实现思路
本专利技术的目的就是为了克服上述现有技术存在的缺陷而提供一种可配置、判断速度快、面积小的用于判断序列数中是否存在多于1个1的电路装置。本专利技术的目的可以通过以下技术方案来实现一种用于判断序列数中是否存在多于1个1的电路装置，其特征在于，包括第一模块、第二模块、第三模块，所述的第一模块的输出与第二模块的输入连接，所述的第二模块的输出与第三模块的输入连接；所述的第一模块将输入的序列数进行分组，将序列数中设定个数的数分成一组，每组产生一个两位信号并将这两位信号传输第二模块；所述的第二模块将第一模块的每组输出两位信号进行分组，每组个数与第一模块相同，每组产生一个两位信号并将这两位信号传输个第三模块；所述的第三模块根据输入的信号进行逻辑判断是否存在多于1个‘1’。所述的设定个数为四个。所述的两位信号4种状态中的3种状态分别代表输入信号全为‘0’、一个‘1’和两个及以上‘1，三种状态。所述的第一模块包括四个输入端口、二个输出端口、四个与非门电路、四个或非门电路，所述的四个输入端口为一 A、一 B、一 C、一 D，所述的二个输出端口为一 X、一 Y，所述的四个与非门电路和四个或非门电路组成的逻辑关系如下一 X =— A+— B+— C+— D一 Y= ( —A+— B) · ( —C+— D)+— A — B+— C 一 D。所述的第二模块包括包括四个输入端口、二个输出端口、二个与非门电路、一个或非门电路、一个非门电路，所述的四个输入端口为二 A、二 B、二 C、二 D，所述的二个输出端口为二 X、二 Y，所述的二个与非门电路、一个或非门电路、一个非门电路组成的逻辑关系如下二 X=二 A 二 C二 Y =二 A 二 C+二 B+二 D。所述的第二模块包括包括四个输入端口、一个输出端口、二个与非门电路、一个或非门电路，所述的四个输入端口为三A、三B、三C、三D，所述的一个输出端口为三Y，所述的二个与非门电路、一个或非门电路组成的逻辑关系如下三Y =三A三B+三C+三D。与现有技术相比，本专利技术具有以下优点1、不需要对表项的比较结果进行编码及对编码后得到的数值进行判断，而是直接采用快速收敛的方法产生结果，具有可配置、判断速度快、面积小的特点。2、特别是在表项数目比较多时，在判断速度和实现面积上都有明显的优势。3、此外，当表项数目增加时，根据本专利技术提出的方法，能很方便地对电路装置进行扩展，以适应新的表项数目。附图说明图1为本专利技术的结构结构示意图；图2为本专利技术第一模块的电路结构示意图；图3为本专利技术第二模块的电路结构示意图；图4为本专利技术第三模块的电路结构示意图。具体实施例方式下面结合附图和具体实施例对本专利技术进行详细说明。实施例如图1所示，一种用于判断序列数中是否存在多于1个1的电路装置，包括第一模块101、第二模块102、第三模块103，所述的第一模块101的输出与第二模块102的输入连接，所述的第二模块102的输出与第三模块103的输入连接；所述的第一模块101将输入的序列数进行分组，将序列数中4个数的数分成一组，每组产生一个两位信号并将这两位信号传输第二模块102 ；所述的第二模块102将第一模块101的每组输出两位信号进行分组，每组个数与第一模块101相同，每组产生一个两位信号并将这两位信号传输个第三模块103 ；所述的第三模块103根据输入的信号进行逻辑判断是否存在多于1个‘1’。所述的两位信号4种状态中的3种状态分别代表输入信号全为‘0’、一个‘1’和两个及以上‘1，三种状态。根据本专利技术所述技术方案，第一模块101、第二模块102和第三模块103可以用纯组合逻辑实现也可以用加入段间寄存器来实现。表 权利要求1.一种用于判断序列数中是否存在多于1个1的电路装置，其特征在于，包括第一模块、第二模块、第三模块，所述的第一模块的输出与第二模块的输入连接，所述的第二模块的输出与第三模块的输入连接；所述的第一模块将输入的序列数进行分组，将序列数中设定个数的数分成一组，每组产生一个两位信号并将这两位信号传输第二模块；所述的第二模块将第一模块的每组输出两位信号进行分组，每组个数与第一模块相同，每组产生一个两位信号并将这两位信号传输个第三模块；所述的第三模块根据输入的信号进行逻辑判断是否存在多于1个‘1’。2.根据权利要求1所述的一种用于判断序列数中是否存在多于1个1的电路装置，其特征在于，所述的设定个数为四个。3.根据权利要求1所述的一种用于判断序列数中是否存在多于1个1的电路装置，其特征在于，所述的两位信号4种状态中的3种状态分别代表输入信号全为‘0’、一个‘1’和两个及以上‘1，三种状态。4.根据权利要求1所述的一种用于判断序列数中是否存在多于1个1的电路装置，其特征在于，所述的第一模块包括四个输入端口、二个输出端口、四个与非门电路、四个或非门电路，所述的四个输入端口为一 A、一 B、一 C、一 D，所述的二个输出端口为一 X、一 Y，所述的四个与非门电路和四个或非门电路组成的逻辑关系如下一 X =— A+ — B+ — C+ — D一Y = ( —A+— B) · ( —C+— D) +— A — B+— C 一 D。5.根据权利要求1所述的一种用于判断序列数中是否存在多于1个1的电路装置，其特征在于，所述的第二模块包括包括四个输入端口、二个输出端口、二个与非门电路、一个或非门电路、一个非门电路，所述的四个输入端口为二 A、二B、二 C、二D，所述的二个输出端口为二 X、二 Y，所述的二个与非门电路、一个或非门电路、一个非门电路组成的逻辑关系如下二X =二A二C二 Y =二 A 二 C+二 B+二 D。6.根据权利要求1所述的一种用于判断序列数中是否存在多于1个1的电路装置，其特征在于，所述的第二模块包括包括四个输入端口、一个输出端口、二个与非门电路、一个或非门电路，所述的四个输入端口为三A、三B、三C、三D，所述的一个输出端口为三Y，所述的二个与非门电路、一个或非门电路组成的逻辑关系如下三Y =三A三B+三C+三D。全文摘要本专利技术涉及一种用于判断序列数中是否存在多于1个1的电路装置，包括第一模块、第二模块、第三模块，所述的第一模块的输出与第二模块的输入连接，所述的第二本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：任浩琪，熊振亚，林正浩，
申请(专利权)人：同济大学，
类型：发明
国别省市：
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