功率减小逻辑和非破坏性锁存电路以及应用制造技术

本发明专利技术的名称是“功率减小逻辑和非破坏性锁存电路以及应用”。在一些实施例中，提供了一种逻辑电路，其具有带有门输入的多个门。还提供有耦合到逻辑电路的一个或多个锁存电路，用于当处于操作模式时提供操作数据并且在睡眠模式期间使门输入中的至少一些位于使泄漏减少的值。另外还提供了非破坏性锁存电路的实施例，这可以用于实现正如所述的锁存电路。其它的实施例也公开了和/或在这里要求了。

【技术实现步骤摘要】

本专利技术涉及集成电路芯片，更具体的，涉及减小集成电路芯片的功耗。
技术介绍
诸如微处理器的大规模集成电路使用诸如序列逻辑电路这样的电路来执行许多不同类型的逻辑功能。(如这里使用的，术语“芯片”或小片指的是一片例如半导体材料的材料，其包括诸如集成电路或一部分集成电路的电路)。对于在移动应用或其它相对低功率环境中的芯片来说节省电源将变得更为重要。遗憾的是，随着集成电路的扩大，并且对芯片性能的需求越高，减少功耗变得更加困难。
技术实现思路
根据本专利技术的一个方面，提供了一种芯片，包括逻辑电路，具有多个门输入，以及耦合到该逻辑电路的一个或多个时钟控制的锁存电路，用于当处于操作模式时提供操作数据并且在睡眠模式期间使所述门输入中的至少一些位于使泄漏减少的值。根据本专利技术的另一个方面，提供了一种计算机系统，包括(a)包括逻辑电路的微处理器，该逻辑电路具有(i)多个门输入，和(ii)耦合到该逻辑电路的一个或多个时钟控制的锁存电路，用于当处于操作模式时提供操作数据并且在睡眠模式期间使所述门输入中的至少一些位于使泄漏减少的值；(b)天线；和(c)无线接口，耦合到所述微处理器并且耦合到所述天线从而将所述微处理器通信地链接到无线网络。附图说明通过例子示出了本专利技术的实施例，但并非限定本专利技术，在附图的标记中相同的附图标记指相同元件。图1是根据一些实施例的具有功率降低睡眠模式特征的逻辑电路方块图。图2A是传统的置位锁存电路的示意图。图2B是传统的复位锁存电路的示意图。图3是根据一些实施例的非破坏性置位锁存器的示意图。图4是根据一些实施例的非破坏性复位锁存器的示意图。图5A是根据一些实施例的非破坏性置位锁存器的示意图。图5B是说明根据一些实施例的图5A电路工作的时序图。图6A是根据一些实施例的非破坏性复位锁存器的示意图。图6B是说明根据一些实施例的图6A电路工作的时序图。图7是根据一些实施例的具有至少一个功率降低特征的逻辑电路的计算机系统的方块图。 具体实施例方式图1示出了根据这里所公开的一些实施例的具有睡眠模式特征的逻辑电路方块图。如所指的，当线路在工作中时，复位/置位锁存逻辑电路102耦合到逻辑线路104中的逻辑电路来提供操作输入，以及当在睡眠模式时，将逻辑电路置位或复位成已知的睡眠模式状态。通过断言(asserted)睡眠模式使能信号而进入睡眠模式，该睡眠模式使能信号实际上包括一个或多个可以被断言为低电平和/或高电平的信号。(应当理解，复位/置位锁存器可以包括任何能够响应于被断言的控制信号而输出已知逻辑值的锁存电路。典型地， 控制输入是指如R或S输入，然而在这所揭露的是指睡眠模式使能信号。)当进入睡眠模式时，逻辑电路的输入被置位或被复位，使得逻辑电路消耗的泄漏功率降低。逻辑电路包括多个门(例如，与非门，或非门)，即使这些门没有工作，它们也根据其输入来消耗不同量的泄漏功率。例如，输入全为高电平的η输入与非门(例如，由PMOS 器件实现)的泄漏比其输入全为低电平时具有较少的泄漏(如，大约10倍)。因此，在睡眠模式期间，希望将这类与非门输入设置为高电平。另一方面，其它的门(如，η输入PMOS 或非门)在其输入全为低电平时有较少的泄漏。因此，对于这类的门，希望将其输入复位为低电平。(术语“PM0S晶体管”指P-型金属氧化半导体场效应晶体管。同样地，术语“NM0S 晶体管”指N-型金属氧化半导体场效应晶体管。应当理解到，无论所使用的术语是“晶体管”、“MOS晶体管”、“NMOS晶体管”或“PM0S”晶体管，除非另外有由它们的使用属性指明或指示，都以示范例的方式使用该些晶体管。它们包含各种不同的MOS器件，该MOS器件包括具有不同VT和氧化层厚度的器件，这里只提到了少许。而且，除非特别称为MOS等等，术语晶体管包括其它适合的晶体管类型，例如，结型场效应晶体管、双极型结型晶体管、和现今已知或还没研发出的各种类型三维晶体管。)在睡眠模式期间，置位或复位逻辑块104中所有门的输入是可能的，但至少一些可以被置位/复位以减少整体泄漏。在一些实施例中，例如在设计阶段，可以改变布局和/ 或电路设计，例如，通过使用DeMorgan的理论用或非门来取代与非门，或反之亦然，使得在睡眠模式中，给出可用的输入组合，就可以获得更低的泄漏。尽管事实上如所示的复位/置位锁存电路102都在逻辑块104的“之前”，在一些实施例中，复位和置位电路(或其它方式)被放置在逻辑块104中，以容许更多门输入被适合地置位或复位，从而更好地减少泄漏。当逻辑块104工作中时(非睡眠模式)，“睡眠模式使能”信号被取消断言 (de-assert)，以及R/S锁存器102作为正常锁存器工作，将输入数据耦合到逻辑线路104。 相反地，一进入睡眠模式，“睡眠模式使能”信号被断言，使得置位/复位锁存器102置位或复位逻辑电路输入，这样使得逻辑电路进入减少泄漏的状态。在一些实施例中，利用非破坏性复位和/或置位锁存电路(其中下面公开了一些实施例)，使得当逻辑块104离开睡眠模式时，置位/复位锁存器102在进入睡眠模式时能将逻辑电路输入返回到它们的工作状态。图2A示出了传统的破坏性置位锁存器200，该置位锁存器200被用于实现上述讨论的一些置位锁存电路。置位锁存器200包括如图所示耦合在一起的反相器202、208和 212，通过门(pass gate) 204，三态反相器206，以及NMOS晶体管210。当电路处于非睡眠模式时(睡眠模式使能信号被取消断言为低电平)，电路工作为锁存器。当时钟(CLK)是高电平时，通过门204接通(将输入(In)值传到“锁存数据”节点，并且三态反相器206处于三态模式(使得允许锁存数据节点值改变。)。相反地，当时钟为低电平时，通过门204断开， 以及三态反相器206接通，作为反相器来保持(或锁存)锁存数据节点值。这样，通过高到低的时钟转换，输入(In)值在锁存数据节点被“锁存”。锁存输出(输出)处于反相器212 输出，该反相器212缓冲并反转在锁存数据节点处的值。当进入睡眠模式时，睡眠模式使能输入被断言(升高)，使得锁存数据节点变为低电平并使锁存输出(输出)变高电平(或置位)。(注意，反相器212典型地比其它反相器适当的大以充分驱动输出信号。同样地， 取决于三态反相器206的工作状态，例如，在睡眠模式期间可以停用时钟，在进入睡眠模式时，晶体管210应当充分地下拉锁存数据节点)。图2B示出了传统的复位锁存电路201，其适于在复位/置位电路102中实现一个或多个复位电路。复位锁存电路201与置位锁存器200相同除了该置位锁存器200包括 PMOS晶体管214(代替复位锁存电路201中的NMOS晶体管)，该晶体管将锁存数据耦合到高电源(如，VCC)而不是低参考电源(如，地)。因此，通过该复位电路，当睡眠模式使能信号为低电平时并且当进入时，睡眠模式使能信号被断言，该被断言的信号使得锁存数据节点为高电平，使得输出为低电平(或复位)。图3根据一些实施例示出了新颖的非破坏性置位锁存电路300。例如置位锁存电路300用于置位/复位电路102中的一个或多个置位电路。在一些实施例中，当进入睡眠模式时，由于不会失去位于锁存数据节点的值，因此这种情况是希望的。通常，置位锁存电路300除了其包本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：刘汉城，S·西尔斯，R·利雅纳盖，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：