一种可变浅结作为源漏区的浮栅结构快闪存储器，在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极，基底中央区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层，顶部阻挡层上方设有控制栅极；其中，浮栅存储层采用分裂结构，位于沟道中央正上方的局部区域内；浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层，其上方为控制栅极。沟道指基底中央区域的形状；P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失，在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层，解决非挥发性快闪存储器的栅长缩小时受到严重的短沟道效应问题。
【技术实现步骤摘要】
本专利技术涉及一种新的非挥发性快闪存储器单元结构及其编程和擦除方法，特别提出了一种电感应的可变浅结作为源漏区的浮栅型快闪存储器及其操作方法。
技术介绍
非挥发性快闪存储器已经广泛应用于U盘驱动器、MP3播放器、数码相机、个人数字助理、移动电话和手提电脑等各种便携式电子产品，高存储容量，低成本，低功耗的存储器已成为非挥发性快闪存储器发展的趋势。为了进一步提高存储密度，存储单元的尺寸在不断地缩小，然而当存储单元的沟道长度缩小到IOOnm以下时器件的短沟道效应就非常严重了。短沟道效应使MOSFET结构的存储单元的关断特性变差，导致存储单元不能正常工作。为了抑制短沟道效应，就必须要求存储单元的源、漏结深度和沟道长度同比例缩小。然而用传统的掺杂工艺来形成浅结是一个非常挑战的技术，在工艺中是很难实现的。Kawaura 等人提出了一个电感应的可变浅结的MOSFET结构(即EJ-MOSFETs)可有效地解决这个问题。该EJ-MOSFETs结构有两个栅极，即顶部的大栅极和底部的小栅极。底部的栅极位于沟道上方的正中央，底部为栅氧化层，底部栅极的上方为顶部栅极，两个栅极之间为隔离的中间氧化层。当顶部栅极施加较高的电压，其下面的P型衬底靠近源漏区一侧分别形成反型层作为源、漏区的扩展区。这两个扩展区分别和源区和漏区连通，只有几个纳米的厚度。 当底部栅极施加较小的电压就可使其下面的沟道反型，当漏极和源极之间施加电压，就会有电子从源极在电场作用下通过源极扩展区，沟道和漏极扩展区到达漏区，形成漏极电流。 EJ-MOSFETs结构通过顶部栅极施加高电压产生极薄的反型层作为EJ-MOSFETs的实际的源、漏区可有效的减小短沟道效应，可在体硅衬底和SOI衬底上将栅极的长度缩小到IOnm 甚至几个nm。然而EJ-MOSFETs需要较高的顶部栅极电压，而且需要两个栅极的控制，从而限制了它的进一步应用。对于传统的浮栅型存储器由于短沟道效应，栅长也很难缩小到 IOnm以下。现在，栅长的缩比呈现出了饱和性，进一步通过减小存储单元尺寸来提高存储密度就会变得更加困难。本专利技术提出的一种电感应的可变浅结作为源漏区的浮栅型快闪存储器可有效解决传统浮栅型存储器的短沟道效应，可将栅长缩短至IOnm以下，同时对该结构存储器提出了相应的编程和擦除方法，提高了编程/擦除了效率，降低了操作电压。
技术实现思路
本专利技术目的是针对非挥发性浮栅结构快闪存储器，提出了一种可变浅结作为扩展源、漏区的浮栅结构的快闪存储器及其编程和擦除方法。该存储器有效地克服了器件栅长减小而带来的短沟道效应，可将存储器件的栅长缩小到IOnm以下。本专利技术的技术方案为一种可变浅结作为源漏区的浮栅结构快闪存储器，其结构以及编程和擦除操作方法为在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极，基底中央区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层，顶部阻挡层上方设有控制栅极；其中，浮栅存储层采用分裂结构，位于沟道中央正上方的局部区域内，顶部阻挡层将浮栅存储层和源极、漏极隔离开；浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层，其上方为控制栅极。沟道指基底中央区域的形状；P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失，在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层。控制栅极和浮栅存储层之间的顶部阻挡层是阻止浮栅存储层上存储的电荷流失到控制栅极。底部遂穿层绝缘介质材料为Si022-8nm，HfO2, Al2O3, ZrO2或Ta2O3,其等效SiO2厚度为2-8nm ；顶部阻挡层介质材料为Si02/Si3N4/Si02，等效SiO2厚度为 12_20nm，Si0210_20nm， HfO2, Al2O3' ZrO2 或 Ta2O3,其等效 SiO2 厚度为 12_20nm ；浮置栅存储层材料为IO-IOOnm的多晶硅或者硅纳米晶；控制栅极材料为IOO-IOOOnm多晶硅或金属电极；厚栅氧化层绝缘介质材料为Si021 5-25nm，HfO2, Al2O3, ZrO2或Ta2O3,其等效SiO2 厚度为15-25nm。本专利技术可采用双边的碰撞电离产生衬底热电子注入的编程方法，即在源极和漏极同时加一个相同的正电压脉冲，控制栅极加一个正电压脉冲，衬底接地。由于源极、漏极与P 型基底之间的PN结反向偏置，来自源极和漏极的空穴在电场作用下向衬底运动，在加速的运动过程会产生大量的电子和空穴对。产生的电子在控制栅极正向电场下向P型基底表面运动，当获得足够能量后，通过底部遂穿层到达浮栅存储层，使存储单元的阈值电压增加。 也可采用FN机制进行编程，即在栅极和衬底之间加一个高的正电压脉冲，将源极和漏极浮空，在垂直正向电场作用下，衬底的电子达到P型基底的表面，当底部遂穿层的电场强度达到lOMV/cm以上时，电子通过底部遂穿层到达浮栅并存储起来，存储单元的阈值电压相应提尚。本专利技术可采用双边的带_带遂穿热空穴注入的擦除方法，即在源极和漏极同时加一个相同的正电压脉冲，栅极加一个负电压脉冲，衬底接地，则源极和漏极的耗尽区会产生带-带的空穴，空穴在耗尽区横向电场作用下获得足够能量，然后在控制栅极反向电场作用下通过底部隧穿层注入到浮栅存储层，和浮栅存储层中的电子进行复合，使存储单元的阈值电压降低。也可采取-FN机制进行擦除操作，即在栅极和衬底之间加一个较高的负电压脉冲，将源极和漏极浮空，在控制栅反向电压作用下，当底部遂穿层的电场强度达到 lOMV/cm以上时，浮栅存储层上存储的电子通过底部遂穿层回到P型基底，存储单元的阈值电压相应降低。当进行读出操作时，控制栅极上施加一个正偏压，漏极上加一个0. 1 0. 5V的正偏压，则源极、漏极和浮栅存储层之间的P型基底表面出现了两个电子反型层，这两个极薄的电子反型区层可作为浮栅存储单元的扩展源极和漏极。当控制栅极电压设置在存储单元的编程和擦除状态对应的阈值电压之间，则根据读出的漏极电流的大小确定存储的信息是 “1” 或是 “O”。专利技术的该存储器单元可形成NAND型或NOR型存储阵列结构。本专利技术的有益效果本专利技术所述的电感应可变浅结作为源漏区的浮栅型快闪存储器及其操作方法相对于现有的浮栅型存储器的各种专利技术，主要存在以下几个突出的优点(1)当浮栅型存储器件的栅长进一步缩小时，可有效地消除短沟道效应。(2)源、漏区的结深不必按比例缩小，依旧用传统的源、漏区制造工艺，制造工艺简单，与现有浮栅存储器工艺完全兼容。(3)适合于栅长小于10纳米以下的浮栅型存储器件，可大大提高存储密度(4)可构成NAND型或NOR型存储阵列结构，编程方法简单，操作电压低。(5)可消除现有浮栅型存储器存在的过擦除现象，工作漏电流小，功耗低。附图说明图1是本专利技术的电感应可变浅结作为源漏区的浮栅型快闪存储单元的剖面图。图2是本专利技术的电感应可变浅结作为源漏区的浮栅型快闪存储单元组成NAND型阵列示意图。图3是本专利技术的电感应可变浅结作为源漏区的浮栅型快闪存储单元组成NOR型阵列示意图。图4是采用双边的碰撞电离产生衬底热电子注入机制进行编程的操作原理示意图。图5是采用双边的带_带遂穿的热空穴的注入机制进行擦除的操作原理示意图。图6是所专利技术的存储单元进行读出操作时原理示意本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：徐跃，闫锋，濮林，纪小丽，
申请(专利权)人：南京大学，
类型：发明
国别省市：
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