学习机主控装置制造方法及图纸

本实用新型专利技术公开了一种学习机主控装置，包括型号为AK3610的CPU芯片U3，接入CPU芯片U3的供电电路、RTC晶振电路、主程序晶振电路。本实用新型专利技术采用运算能力较强的型号为AK3610的CPU芯片，主程序晶振电路给微处理器中的主程序提供时钟信号，RTC晶振电路给微处理器提供计时时钟信号，实现晶振信号双路提供，通过供电电路的电容起到高频消振作用，可以消除电源电压振荡的影响。本实用新型专利技术能够有效地提高学习机的信息处理能力和信息处理速度。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

学习机主控装置
本技术涉及学习机电路领域，具体为一种学习机主控装置。技术背景学习机是一种电子教学类产品，在国内学生群体中应用广泛。学习机一般由主控电路及外围的其他电路，如存储电路、显示电路等构成。现有技术的学习机主控电路仅有一个晶振提供晶振信号，且易受电源电压振荡影响。
技术实现思路
本技术目的是提供一种学习机主控装置，以解决现有技术学习机主控电路易受电源电压振荡的问题。为了达到上述目的，本技术所采用的技术方案为学习机主控装置，包括型号为AK3610的CPU芯片U3、接入CPU芯片U3的供电电路，其特征在于所述CPU芯片U3的BANDGAP引脚通过相互并联的电容TC1、C31接电源地， R100K_TS引脚通过相互并联的电阻R21、电容C33接电源地，VCM引脚通过相互并联的电容 TC4、C34接电源地，CPU芯片U3的VDDA引脚通过电容C36接地，RREF引脚通过电阻RM接地，TTRST引脚直接接地，CPU芯片U3的VSSI01-VSSI05引脚、VSS2引脚、VSSl引脚、AVSS 引脚、SPVSS2引脚、VSS引脚共接后分别接地和电源地，SPVSSl引脚与SCAN_M0DE引脚共接后接地，CPU芯片U3的RST引脚分为三路，RST引脚上一路通过按钮开关接地，RST引脚上另一路通过上拉电阻R20接入供电电路，RST引脚上第三路通过电容TC5接地，CPU芯片U3 的XTAL32KI引脚、XTAL32K0引脚之间接有RTC晶振电路，XTAL12MI引脚、XTAL12M0引脚之间接有主程序晶振电路，CPU芯片U3的SPVDD2引脚通过相互并联的电容C54、C60接地， LDD_V33D_0引脚接入供电电路，DC_SW18引脚通过电感、相互串联的电容Cl、TC2接+1. 8V 电源，CPU芯片U3的DC_V180引脚直接接+1. 8V电源，CHARGER_VP引脚通过电阻肪4接+5V 电源，SPVDDl引脚通过电容C4接地，CPU芯片U3的VDDl引脚、VDD2引脚、AVDD18引脚共接后接入+1. 8V电源，VDD33引脚、VDDI01-VDDI03引脚分别接入供电电路；所述供电电路包括由电容C2、C3并联构成的并联电路一，由电容C5、C6、C10、C7、C8、C12并联构成的并联电路二，由电容C13、C15并联构成的并联电路三，所述并联电路一、并联电路二、并联电路三相互串联，且并联电路一一端接+1.8V电源，并联电路一另一端接地，并联电路二一端分别与CPU芯片U3的VDDI01-VDDI03引脚、RST引脚上的电阻R20连接，并联电路二另一端接地，并联电路三一端分别接入CPU芯片U3的VDD33引脚、LD0_V33A_0引脚。所述的学习机主控装置，其特征在于所述主程序晶振电路包括四引脚的晶振 Y2，晶振Y2两个引脚接地，另两个引脚分别通过电容C16、C17接地，CPU芯片U3的XTAL12M0 引脚、XTAL12MI弓丨脚分别与晶振Y2接有电容C16、C17的引脚一一对应连接。所述的学习机主控装置，其特征在于所述RTC晶振电路包括晶振Y1，晶振Yl两端分别与CPU芯片U3的XTAL32K0引脚、XTAL32KI引脚一一对应连接，晶振Yl两端之间还分别通过电容C18、C19接地，且晶振Yl两端还接有电阻R6。本技术采用运算能力较强的型号为AK3610的CPU芯片，主程序晶振电路给微处理器中的主程序提供时钟信号，RTC晶振电路给微处理器提供计时时钟信号，实现晶振信号双路提供，通过供电电路的电容起到高频消振作用，可以消除电源电压振荡的影响。本技术能够有效地提高学习机的信息处理能力和信息处理速度。附图说明图1为本技术CPU芯片电路原理图。图2为供电电路原理图。图3为本技术主程序晶振电路原理图。图4为本技术RTC晶振电路原理图。具体实施方式如图1所示。学习机主控装置，包括型号为AK3610的CPU芯片U3、接入CPU芯片 U3的供电电路，CPU芯片U3的BANDGAP引脚通过相互并联的电容TCl、C31接电源地，R100K_ TS引脚通过相互并联的电阻R21、电容C33接电源地，VCM引脚通过相互并联的电容TC4、 C34接电源地，CPU芯片U3的VDDA引脚通过电容C36接地，RREF引脚通过电阻RM接地， TTRST引脚直接接地，CPU芯片U3的VSSI01-VSSI05引脚、VSS2引脚、VSSl引脚、AVSS引脚、SPVSS2引脚、VSS引脚共接后分别接地和电源地，SPVSSl引脚与SCAN_M0DE引脚共接后接地，CPU芯片U3的RST引脚分为三路，RST引脚上一路通过按钮开关接地，RST引脚上另一路通过上拉电阻R20接入供电电路，RST引脚上第三路通过电容TC5接地，CPU芯片U3的 XTAL32KI引脚、XTAL32K0引脚之间接有RTC晶振电路，XTAL12MI引脚、XTAL12M0引脚之间接有主程序晶振电路，CPU芯片U3的SPVDD2引脚通过相互并联的电容C54、C60接地，LDD_ V33D_0引脚接入供电电路，DC_SW18引脚通过电感、相互串联的电容C1、TC2接+1.8V电源， CPU芯片U3的DC_V180引脚直接接+1. 8V电源，CHARGER_VP引脚通过电阻肪4接+5V电源， SPVDDl引脚通过电容C4接地，CPU芯片U3的VDDl引脚、VDD2引脚、AVDD18引脚共接后接入+1.8V电源，VDD33引脚、VDDI01-VDDI03引脚分别接入供电电路；所述供电电路包括由电容C2、C3并联构成的并联电路一，由电容C5、C6、CIO、C7、C8、C12并联构成的并联电路二， 由电容C13、C15并联构成的并联电路三，所述并联电路一、并联电路二、并联电路三相互串联，且并联电路一一端接+1. 8V电源，并联电路一另一端接地，并联电路二一端分别与CPU 芯片U3的VDDI01-VDDI03引脚、RST引脚上的电阻R20连接，并联电路二另一端接地，并联电路三一端分别接入CPU芯片U3的VDD33引脚、LD0_V33A_0引脚。如图2所示。主程序晶振电路包括四引脚的晶振Y2，晶振Y2两个引脚接地，另两个引脚分别通过电容C16、C17接地，CPU芯片U3的XTAL12M0引脚、XTAL12MI引脚分别与晶振Y2接有电容C16、C17的引脚一一对应连接。如图3所示。RTC晶振电路包括晶振Yl，晶振Yl两端分别与CPU芯片U3的 XTAL32K0引脚、XTAL32KI引脚一一对应连接，晶振Yl两端之间还分别通过电容C18、C19接地，且晶振Yl两端还接有电阻R6。权利要求1.学习机主控装置，包括型号为AK3610的CPU芯片U3、接入CPU芯片U3的供电电路， 其特征在于所述CPU芯片U3的BANDGAP引脚通过相互并联的电容TCI、C31接电源地， R100K_TS弓丨脚通过相互并联的电阻R21、电容C33接电源地，VCM引脚通过相互并联的电容 TC4、C34接电源地，CPU芯片U3的VDDA引脚通过电容C36接地，RREF引脚通过电阻RM接地，TTRST引脚直接接地，CPU芯片U3的VSSI01-VSSI05引脚、VSS2引本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：蒋智谋，胡宝华，宁争荣，周建华，
申请(专利权)人：安徽状元郎电子科技有限公司，
类型：实用新型
国别省市：