本发明专利技术公开了一种高速AD并行采样装置，它由低速AD、分路器、电平转换器、比较器、滤波电路和复位电路组成。本技术的实质是用低速AD通过并行采样实现了高速AD的功能，装置正常工作时最高可达到2Gsps的高速采样率，这是国内所有AD所不能达到的，而发明专利技术本身却十分简单，实现平台费用很低，具有很高的可移植性和借鉴意义。本发明专利技术特别适用于高速通信领域的解调接收端，为提高信息处理速率具有很高的意义。
【技术实现步骤摘要】
本专利技术涉及通信领域高速解调器的一种实用技术，特别适用于采样速率比较高， 而现有A/D转换器(以下简称为AD)无法达到所要需采样速率的情况。
技术介绍
AD是信号接受端必不可少的器件，而随着信息速率的不断提高，对AD采样速率的要求也越来越高，它的性能直接决定着解调端的性能指标。而我国国内做AD的能力十分有限，目前速率最高的是中科院微电子所研制出的 6bitl. 4GspsAD，但这也仅是试验阶段未产品化，商业化的AD国内都是采样率IGsps以下的较低速率AD。由上所述，目前受A/D变换器芯片发展水平的限制，单片AD很难同时做到高速率和高精度采样，这对于处理高速信号的解调端来说是十分棘手的一个问题。
技术实现思路
本专利技术的目的在于用低速的AD实现高采样率AD的功能，从而克服了现有AD采样率不足的问题。本平台设计在硬件电路实现上十分简单，花费很少，不用复杂的算法支持， 而且具有很强的移植性，曾成功移植到高速DA(4G)的同步处理电路中。本专利技术主要应用于高速通信领域的解调接收端，为提高信息处理速率具有很高的意义。本专利技术的目的是这样实现的它包括第一至第四balance电桥1_1至1_4、功率分配器2、第一至第二 A/D转换器3-1、3-2、电平变换器4、比较器5、分路器6、滤波电路7和FPGA8 ；所述的第一至第四balance电桥1_1至1_4的数据输入端口 1分别与外部模拟数据输入端口 A、B、C和D相连，第一和第三balance电桥1_1、1_3的输出端口 2分别与第一至第二 A/D转换器3-1、3-2的数据输入端口 1相连，第二和第四balance电桥1_2、1_4的输出端口 2分别与第一至第二 A/D转换器3-1、3-2的数据输入端口 2相连；所述的功率分配器2输入端口 1与外部时钟输入端口 E相接，功率分配器2输出端口 2、3分别与第一至第二 A/D转换器3-1、3-2的输入端口 3相连；所述的第一 A/D转换器3_1的输出端口 4_7 分别与FPGA8的输入端口 3、4、5和6相连，第一 A/D转换器3_1的输出端口 8与电平变换器4的输入端口 1相连；第二 A/D转换器3-2的输出端口 4-7分别与FPGA8的输入端口 7、 8、9和10相连，第二 A/D转换器3-2的输出端口 8与电平变换器4的输入端口 2相连；电平变换器4的输出端口 3、4分别与比较器5和分路器6的输入端口 1相连；比较器5的输出端口 3与滤波电路7的输入端口 1相连；滤波电路7的输出端口 2与FPGA8的输入端口 1相连；所述的分路器6的输出端口 2与比较器5的输入端口 2相连，分路器6的输出端口 3与FPGA8的输入端口 2相连；所述的FPGA8的输出端口 11、12分别与第一至第二 A/D转换器3-1、3-2的输入端口 9相连；第一至第四balance电桥分别将外部输入模拟数据由单端信号转化为差分信号后，再分别输送给第一至第二 A/D转换器，功率分配器将外部输入的时钟信号功率等分后， 分别输送给第一至第二 A/D转换器；第一至第二 A/D转换器将输入的模拟信号转化为数字信号后输送给FPGA，并且将采样时产生的时钟输送给电平变换器，电平变换器将输入的数据有LVDS电平变为LVPECL电平后分别输送给分路器和比较器，分路器将LVPECL电平的时钟信号分成两路分别送给比较器和FPGA，比较器将电平变换器送来的时钟和分路器送来的时钟进行比较，将结果输送给微波电路，微波电路将比较器送来的数据进行滤波后送给 FPGA, FPGA对滤波电路输入的数据进行分析，再将复位信号反馈给两个A/D转换器。本专利技术相比
技术介绍
具有如下优点1.本专利技术使得原来IG采样率的AD可以达到2G的采样率，目前在该领域是处于领先地位的。2.本专利技术在硬件电路上实现起来十分简单，费用很低。3.本专利技术是在硬件电路上实现的，避免了算法设计上的负担，节省FPGA片内资源。4.本专利技术在具有分路功能AD的使用时都能起到一定的纠正作用，具有很强的通用性。附图说明图1电路原理方框2AD的工作原理图3四种相位差的示意4双AD采样原理框图具体实施例方式参照图1，本专利技术包括第一至第四balance电桥1_1至1_4、功率分配器2、第一至第二 A/D转换器3-1、3-2、电平变换器4、比较器5、分路器6、滤波电路7和FPGA8。图1是本专利技术的电原理方框图，实施时按图1连接线路。其中第一至第四balance电桥，主要功能是将外部数据输入端口 A至D的单端信号变换为差分信号供A/D转换器使用，该电桥采用芯片的型号是TPlOl，第一至第四balance电桥1_1至1_4的数据输入端口 1分别与外部模拟数据输入端口 A、B、C和D相连，第一和第三balance电桥1_1、1-3的输出端口 2分别与第一至第二 A/D转换器3-1、3-2的数据输入端口 1相连，第二和第四balance电桥1_2、 1-4的输出端口 2分别与第一至第二 A/D转换器3-1、3-2的数据输入端口 2相连。本专利技术中的功率分配器，将外部时钟端口 E的外部输入时钟进行功率等分后输送给A/D转换器做采样时钟使用，功率分配器2的输入端口 1与外部时钟输入端口 E相接，功率分配器2输出端口 2、3分别与第一至第二 A/D转换器3-1、3-2的输入端口 3相连。本专利技术的A/D转换器共使用了两个，采用的芯片是ATMEL公司的AT84AD001BTD，它们将外部输入的模拟信号进行采样量化等操作后，使信号变为可被数字芯片使用的数字信号输送给FPGA，其中第一 A/D转换器3-1的输出端口 4-7分别与FPGA8的输入端口 3、4、5 和6相连，第一 A/D转换器3-1的输出端口 8与电平变换器4的输入端口 1相连；第二 A/D转换器3-2的输出端口 4-7分别与FPGA8的输入端口 7、8、9和10相连，第二 A/D转换器 3-2的输出端口 8与电平变换器4的输入端口 2相连。本专利技术的电平变换器4，采用的芯片型号是SY55857L，它的功能是将LVDS电平的数字信号变换为LVPECL电平的信号，并将产生的LVPECL信号输送给分路器和比较器。它的输出端口 3、4分别与比较器5和分路器6的输入端口 1相连。本专利技术中的比较器5采用的芯片型号是EP08，它的主要功能是对输入数据进行异或操作，然后将输出结果送给滤波电路，它的输出端口 3与滤波电路7的输入端口 1相连。本专利技术中的分路器6所用芯片为SY10100EL11V，它的输入输出电平要求都是 LVPECEL。他主要功能是将电平变换器送来的一路时钟进行功率等分后变为两路，其中一路送给FPGA，另一路送给比较器。分路器6的输出端口 2与比较器5的输入端口 2相连，它的输出端口 3与FPGA8的输入端口 2相连。本专利技术中的滤波电路7由4个特定容值的电容组成，其中分别选取了 IUF和 0. OlUF的两种电容各两个，共同组成滤波网络，对比较器输出结构进行滤波后，将结构输送给FPGA，注意滤波电路尽量靠近FPGA8，它的输出端口 2与FPGA8的输入端口 1相连。本专利技术中的FPGA8是做采样完后续算法设计使用的，选取的是XILINX公司的 XC5VSX95T-2FFG1136C，它将判决是本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：陈晖，陈燕，王立民，郝志松，韩晓娱，李聪，王薇，王正，李超，李逗，
申请(专利权)人：中国电子科技集团公司第五十四研究所，
类型：发明
国别省市：
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