每列图像传感器ADC和CDS制造技术

一种将模拟像素值住转换成数字的固态成像器。耦合到N位DAC（20）的计数器（16）产生与计数器的内容对应的模拟斜波。行波计数器（90，92）与每个相应列关联。列比较器（22）在模拟斜波等于像素值时门控计数器元件。计数器内容向视频输出总线馈送以产生数字视频信号。附加黑色电平读出计数器元件（26）可以产生和存储用于减少固定模式噪声的黑色电平值。可以采用附加缓冲计数器/锁存器。行波计数器可以被配置为用于捕获数字视频电平的计数器，并且然后配置为用于向输出总线钟控输出视频电平的移位寄存器。用于DAC计数器和行波计数器的时钟可以按照相同或者不同速率。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及固态成像设备，并且具体地涉及一种用显著减少的电路在阵列化基础上将模拟像素值转换成对应数字值的成像器，以及最小化定时约束的电路。本专利技术也涉及补偿可能在转换中存在的误差以及校正可归因于像素光传感器区域或者像素放大器的偏移误差。
技术介绍
这里所用术语“阵列”指代任何种类的可重复电路并且例如覆盖区域（二维）传感器中的每列电路或者每行电路或者线性传感器（理论上为一个像素乘N个像素的区域传感器）中的整条线。替代地，术语“阵列”可以涵盖图像传感器中的每个像素。集成电路设计中的主导因素是用于给定的电路实施的硅面积，因此良好电路设计要求尽可能使任何电路的大小最小。任何种类的阵列化电路是所用总硅面积的主要贡献者，因而对于大型阵列而言减少阵列化电路的量是有利的。存在对如下固态成像器的连续较高需求，该固态成像器具有减少的功耗、增加的读出速度、较小的线间隔、像素放大器中的较高灵敏度、较低FPN（固定模式噪声）、较高信噪比（SNR）以及较密的像素（并且因此阵列）间距（pitch）。大多数当今的图像传感器设计采用一个或者多个模拟总线以便连续地扫描超大型阵列中存储的信号。宽总线模拟复用例如由于高电容性负载、长调稳时间（settling time）、跨总线的压降以及来自邻近电路的噪声交叉耦合而具有明显问题。同时，高电容性总线由具有如下模拟电源的电路驱动，该模拟电源将在改变总线上到新选像素的电压时受模拟电流中的骤然电涌（suffer）所困扰。模拟电流中的该电涌可能向高度灵敏的像素部位或者像素放大器电压存储节点注入大量噪声。最后，如果阵列化模拟缓冲器必须能够驱动电容总线（即使按照中等速度），它仍将需要输出级中的更高静默源电流并且该电流被乘以阵列化元件数量以产生整个阵列的所不希望的很高功耗。如果可以每阵列化电路实施A-D转换器数字化，则可以在数字域中完成视频总线复用而抗噪声性如与模拟总线相比明显改进。如较模拟视频复用器而言，在数字视频复用器中存在很多固有的其他优点；例如数字逻辑具有明显更小的晶体管而无静默功耗；无可能导致增添固定模式噪声（FPN）的失配问题；并且数字电路提供优良电容驱动能力和用于实现流水线以便增加速度的附加能力。模拟阵列化电路的严重问题在于在设备之间的任何失配将表现为固定模式噪声（即，从阵列中的一个电路到下一个的偏移变化）。随着像素间距减少，模拟阵列间距也减少，因为阵列中的任何不对称将显现为FPN。由于模拟阵列间距减少，所以变得难以或者不可能通过用于制成大型设备、邻近放置它们并且利用伪设备以便使附属设备在它们的电参数方面相似的通常技术来实现恰当的设备匹配。然而该问题将在数字实施中不存在。使用有源列传感器（ACS）方式（参见2000年7月4日的美国专利6,084,229）来实质上消除CMOS和其他固态模拟成像设备中的增益变化。使用相关双采样（CDS）技术抵消来自阵列化设备的偏移误差，其中从采样的视频电压减去像素重置（黑色电平电压）。因此补偿存在于阵列化电路内的任何共模误差。常规CMOS成像器不使用如下真正的CDS，在该CDS中在曝光之前对重置电压采样并且从在曝光之后采样的视频信号减去重置电压。代之以使用DS（双采样），其中在曝光之后对视频信号采样、重置像素、然后对重置电压采样并且从采样的视频信号减去重置电压。真正的CDS消除由于重置像素而出现的热或者时间（kTC）噪声，并且也消除了放大器和像素中的偏移误差。DS消除偏移误差，但是也引入二的平方根倍之多的kTC噪声（rms）。简单（straightforward）的DS在实际实施中经常在经济上合理，因为表现为FPN的偏移误差比随机化kTC噪声更使得对扫描图像的感知降级。现有的阵列化AD转换器通常采用逐次逼近寄存器（SAR）技术，该技术使用二分搜索算法来发现数字像素值（例如参见专利4,978,958）。N位SAR模数转换器（ADC）例如由N位模数转换器（DAC）或者相似设备、比较器、控制器和每阵列化元件的一个或者多个N位寄存器构成。因此SAR ADC受关于大小、准确性和功耗方面的缺陷所困扰。N位SAR ADC与在一个或者几个时钟周期内将信号数字化的N位Flash或者流水线Flash相比可以在2N个时钟周期内将模拟信号数字化。这些时钟周期在读出之前将信号数字化时增添线时段。本专利技术例如较美国专利3,683,369的ADC而言的目的在于通过使所需阵列化模拟设备的数量最小来实现较阵列化AD转换器而言的特定益处。另外，本专利技术中的模拟斜波由非阵列化DAC生成，向该DAC的输入为数字计数而不是依赖于从模拟生成的斜波开始的时间并且直至斜波已经通过模拟输入电压的准确性较低的方法。在第5,880,691号美国专利中讨论对使阵列化ADC的功率和大小较常规SAR而言最小化的尝试，其中DAC由各种大小的电容器制成并且旨在于实现功耗的明显减少。然而，这仍然是SAR设计并且消耗大量可用设备面积。美国专利3,961,325通过使用斜波向单比较器的阵列馈送来讨论阵列化AD转换器的优点，但是着重于控制模拟生成的斜波使得它与二进制计数器同步的手段。不同于本专利技术，现有专利的ADC不能依赖于单个DAC以从单个计数器生成斜波，并且不能具有与数字化值完全相同的、遍及所有阵列电路中锁存的计数器值。该同步是严重问题，而在本专利技术中给出恰当同步。另外，现有ADC电路无法解决偏移误差或者FPN的问题。利用现有技术，难以减少数字化电路的模拟部分的大小。然而，在本专利技术中，可以使阵列化电路的模拟部分尽可能小而又允许更高偏移误差变化，并且阵列中缺乏恰当匹配的模拟设备不再是问题。
技术实现思路
因而本专利技术的目的在于提供一种用于将来自固态成像设备的视频像素信号转换成数字视频信号的简单技术，并且用消耗最小可用面积而且避免现有技术缺点的阵列实现片上相同效果。本专利技术的另一目的在于提供一种具有阵列化ADC功能并且也补偿偏移而且消除或者减少FPN的固态成像器。另一目的在于通过提供如下简单手段来改进采样信号的信噪比（SNR），该手段用于使用用于每列的简单计数器开发和存储与列像素值对应的数字值来过采样信号。根据本专利技术的一个优选实施例，一种ADC装置将来自像素阵列的模拟像素值转换成数字视频信号。阵列例如由多列和至少一行形成，每列具有至少一个像素并且每列具有提供相应像素值的列放大器。在ADC装置中，存在N位计数器；N位DAC，连接到计数器输出或者预定计数序列的生成器。DAC具有斜波输出，该斜波输出提供与存在于计数器上的计数或者与计数输入成比例的信号、即电压电平。在一些实施例中，输出电压电平与计数的关系可以是非线性的。多个简单计数器（即异步计数器或者行波（ripple）计数器）中的每个与相应列关联。多个比较器中的每个与列放大器中的相应一个列放大器关联并且具有连接到相应列放大器的一个输入、连接至N位计数器的斜波输出另一输入和比较器输出。向逻辑元件（例如NOR或者NAND）的输入施加比较器输出和时钟信号，并且这向相应行波计数器的时钟输入端子供应钟控信号。行波计数器继续升（或者降）计数直至比较器感测到斜波电压等于列放本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.04.10 US 12/4219481.一种用于将来自像素阵列的模拟像素值转换成数字视频信号的装置，所述阵列包括多个列和至少一行，每列中具有至少一个像素，并且每列提供相应像素值；所述装置包括：
时钟信号源；
以预定序列提供的直至N位计数的源；
N位计数器，具有耦合到所述时钟信号源的时钟输入并且具有计数输入；
用于向所述N位计数器的所述计数输入施加所述计数的装置；
N位DAC，其连接到所述计数器并且具有斜波输出，所述斜波输出提供与存在于所述计数器上的计数对应的电平；
多个数字计数器/锁存器元件，每个元件与所述列中的相应一列关联并且每个元件也耦合到所述时钟信号源；
多个比较器，每个比较器与所述列中的相应一列关联并且具有连接以接收相应列的像素值的一个输入、连接到所述N位计数器的斜波输出的另一输入以及连接到相应数字计数器/锁存器元件的门控端子的比较器输出；
视频读出总线；以及
选择性地向所述视频输出总线传送所述数字计数器/锁存器元件的内容以产生所述数字视频信号的装置。
2.根据权利要求1所述的装置，其中每个所述数字计数器/锁存器元件包括行波计数器。
3.根据权利要求2所述的装置，其中所述行波计数器适于被配置为在黑色电平数字化期间在一个方向上计数并且在视频电平数字化期间在相反方向上计数，由此产生与所述黑色电平和用于每个所述像素的所述视频电平之间的差对应的数字值。
4.根据权利要求2所述的装置，其中所述行波计数器适于被配置为在黑色电平数字化期间在一个方向上计数，然后将所得计数求补码以获得其二的补码，并且然后在视频电平数字化期间在所述一个方向上计数，由此产生源自二的补码算术的与所述黑色电平和用于每个所述像素的所述视频电平之间的差对应的数字值。
5.根据权利要求1所述的装置，其中所述数字计数器/锁存器元件中的每个包括：第一行波计数器构件，具有耦合到所述时钟信号源的输入元件并且具有所述比较器，以及缓冲锁存器/计数器构件，具有连接到相应的第一行波计数器构件的输出的输入、门端子和连接到所述视频读出总线的输出；以及向所述缓冲计数器/锁存器构件的所述门端子提供传送信号的装置。
6.根据权利要求1所述的装置，其中所述视频读出总线包括触发器序列。
7.根据权利要求1所述的装置，其中所述时钟信号源分别提供用于所述N位计数器和用于所述计数器/锁存器元件的不同频率的时钟信号。
8.根据权利要求1所述的装置，其中所述计数源向所述N位计数器提供一个频率的所述计数，并且所述时钟信号源向所述计数器/锁存器元件提供不同频率的所述时钟信号。
9.根据权利要求1所述的装置，其中所述计数器/锁存器元件适于将用于相同像素的多个数字化的计数一起锁存。
10.根据权利要求9所述的装置，其中使用不同计数序列来实现相同像素的所述多个数字化以实现不同的模拟增益。
11.根据权利要求1所述的装置，其中所述计数器锁存器元件适于将表示来自两个不同像素行的视频数据的计数一起锁存。
12.根据权利要求11所述的装置，其中所述两个不同像素行具有两个不同积分时段。
13.一种用于将来自像素阵列的模拟像素值转换成数字视频信号的装置，所述阵列包括多个列和至少一行，每列中具有至少一个像素，并且每列提供相应像素值；所述装置包括：N位计数器，具有时钟输入和计数输入；钟控脉冲源，其耦合到所述计数器的所述时钟输入；以预定序列提供的计数的源，施加给所述计数器的所述计数输入；N位DAC，其连接到所述计数器并且具有斜波输出，所述斜波输出提供与存在于所述计数器上的计数对应的电平；多个数字锁存器/计数器元件，每个元件与所述列中的相应一列关联；多个比较器，每个比较器与所述列中的相应一列关联，所述锁存器/计数器元件具有用于接收时钟脉冲的输入元件并且也耦合到关联的比较器；其中每个比较器由差分输入放大器制成，每个所述放大器具有：多个至少（一个或多个）第一输入晶体管，所述第一输入晶体管之一位于外围内的每个所述像素处，以及第二输入晶体管，位于所述阵列的外围以外并且耦合到所述第一输...

【专利技术属性】
技术研发人员：JJ扎诺夫斯基，KV卡里亚，T潘宁，ME乔伊纳，
申请(专利权)人：JJ扎诺夫斯基，KV卡里亚，T潘宁，ME乔伊纳，
类型：发明
国别省市：