具有完整指令缓冲器的存储器设备制造技术

一种动态随机存取存储器集成电路(30)，包括与串行互连(26)的接口，其中所述接口被配置为通过所述串行互连(26)接收多个存储器存取指令；以及缓冲器(32)，被配置为在由动态随机存取存储器集成电路执行缓冲的存储器存取指令之前，存储多个存储器存取指令。通过形成所述串行互连的至少一个串行链路来接收存储器存取指令，并且至少一个串行链路可以是共享的双向串行链路或单向串行链路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的示例性和非限制性实施方式通常涉及存储器设备和方法，并且更为具体 地涉及动态随机存取存储器(DRAM)集成电路，甚至更为具体地涉及具有至少ー个串行接 ロ 的 DRAM。
技术介绍
这个部分旨在为权利要求中陈述的本专利技术提供
技术介绍
或背景。此处的说明可能 包括可以采用的概念，但不必须是先前已经想到的、实现的或介绍的概念。因此，除非此处 有其它指示，在此部分介绍的内容不是本申请中的说明书和权利要求书的现有技木，并且 不因包含在本部分中而被承认为现有技木。可以在说明书和/或附图中发现的下述縮写定义如下BB基带CAS列地址选通CPU中央处理单元DRDRAM 直接存储器总线式DRAMIC集成电路MC存储器控制器MIPI移动产业处理器接ロMMU存储器管理单元PCI外设组件互连PDA个人数字助理RAM随才騎储器RAS行地址选通ROM只读存储器SATA串行高级技术附件 SCSI 小型计算机系统接口UniPro统一协议UE用户设备USB通用串行总线在IC互连中的一般趋势是增加串行连接的使用。具有串行连接的存储器IC，例如 DRAM，可以在多种不同类型的设备中使用，多种不同类型的设备包括计算机和手持单元，所述手持单元包括移动通信设备。串行互连的实例包括 PCI Express、SATA、USB、MIPI UniPro、hfiband 和串行 RapidIO0目前，具有的是至少一个类型的基于分组的存储器(在分组中发送数据、地址和指令)。然而，这种存储器使用许多保留命令/地址和数据引脚，并且命令/地址和数据互连使用同步链路。
技术实现思路
通过使用本专利技术的示例性实施方式，克服了前述和其它问题，并且实现了其它优点ο在本专利技术的示例性实施方式的第一方面，提供一种方法，所述方法包括在动态随机存取存储器集成电路通过串行互连接收多个存储器存取指令；在动态随机存取存储器集成电路中缓冲所述多个存储器存取指令；并且执行缓冲的存储器存取指令。在本专利技术的示例性实施方式的另一方面，提供一种动态随机存取存储器集成电路，所述集成电路包括至串行互连的接口，所述接口被配置为通过所述串行互连接收多个存储器存取指令；以及缓冲器，被配置为在由动态随机存取存储器集成电路执行缓冲的存储器存取指令之前，存储所述多个存储器存取指令。附图说明在附图中图IA是经由串行互连与MC连接的串行DRAM集成电路(芯片)的框图；图IB是根据本专利技术的示例性实施方式的具有完整指令缓冲器的串行DRAM集成电路(芯片)的框图；图IC是根据本专利技术的示例性实施方式的具有完整指令缓冲器的串行DRAM集成电路(芯片)的更为详细的框图；图2是示出了经由串行互连与多个MC实例连接的图IB和图IC的DRAM芯片的多个实例的框图；图3示出了根据本专利技术的示例性实施方式的包含至少一个存储器设备的用户设备的非限制性实施方式的框图4是说明根据本专利技术的示例性实施方式的方法的操作和程序指令的执行结果的逻辑流程图。具体实施例方式参见图1A，处理芯片10可以包括MC 12，并且作为非限制性实例，系统互连14经由高速缓冲存储器18将MC 12和CPU/MMU 16连接在一起。还可以存在处理加速器20，例如浮点运算单元和/或图形处理器。系统存储器可以位于一个或多个单独的串行DRAM芯片22中。通过串行存储器或串行DRAM所暗示的是在MC 12和DRAM 22之间的互连是串行的。DRAM芯片22包含至少一个存储库集群对。在DRAM芯片22和处理芯片10的MC 12 之间具有串行互连26，其中串行互连具有可能彼此独立的一个或多个串行链路。因此，在链路之间可以不需要同步。串行DRAM 22可以仅具有共享的双向链路或半双工单向链路，以用于与MC 12通信数据和地址。因此，在任意给定时间仅可以传递数据或地址。通常，在读存取的例子中， 这导致下面的存取顺序1.MC 12将地址和读命令发送到DRAM 22。2. DRAM 22在指定的地址处存取数据，而MC 12等待所述数据。3. DRAM 22 将数据发送给 MC 12。4. MC 12将另一地址和读命令发送到DRAM 22，并且上述过程重复。可以明白的是，由于在存取下一数据之前MC 12必须等待来自DRAM22的数据，所以这种类型的读存取过程具有较低的吞吐量。此外，对于写操作，MC 12可能需要在发起下一写操作之前(或在发起读操作之前)等待DRAM 22中的最初的写操作。因此，存储器存取流水线不可能使用这种类型的串行DRAM方法。本专利技术的示例性实施方式的一个方面提供串行DRAM 30，如图IB和IC所示，串行 DRAM包括在串行互连沈和存储库集群M之间插入的DRAM指令缓冲器32。本专利技术的示例性实施方式的另一方面提供了改进的和增强的执行存储器(串行 DRAM存储器，主存储器)，这是所增加串行DRAM存储器使用的特征。出于多种原因，对串行互连沈的使用是有利的。例如，利用串行链路比利用并行互连要求更少的信号。此外，由于不需要在相邻的所路由信号之间的同步，便于信号的物理路由。换句话说，不需要平衡在所路由的并行线路之间的传播延迟。此外，不需要并行线路之间的同步和平衡允许增加时钟频率，这导致更高的吞吐量。此外，由于可以简单地通过增加链路的数量和/或通过增加单个链路的数据速率(更高的时钟速度)来增加串行互连的带宽，所以增强了可扩展性。形成串行互连沈的串行链路可以是双向的或单向的。此外，可以共享串行链路， 并且在一些实施方式中，可以为专用目的来保留一个或多个串行链路(例如，分开的地址链路和数据链路)。在半双工系统中，在两个方向上操作通信链路，但是在同一时间仅能够在一个方向上使用，而全双工互连允许在两个方向上同时通信。对共享的双向串行链路的使用具有与其相关联的多种益处。例如，由于空闲链路可以用于在任一方向发送任意需要的信息(例如，地址、数据、命令)，所以链路使用可以最大化。此外通过例子，由于可以通过增加链路的数量，或通过增加单个链路(或两个)的数据速率来线性地增加串行互连沈的带宽，所以可增加可扩展性。本专利技术的示例性实施方式假设使用串行DRAM 30，其中MC 12和DRAM 30之间的串行互连沈使用共享的双向串行链路或半双工单向串行链路。此外，串行链路可以是独立的，意味着在链路之间不需要同步。图IB和IC中示出的DRAM指令缓冲器32 (其还可以被称为DRAM操作缓冲器)允许DRAM 30存取的流水线操作。S卩，可以从MC 12向DRAM 30发送两个或更多个DRAM存取， 例如，同时利用DRAM 30从存储库集群M存取数据。用于一个或多个DRAM存取(例如用于写操作的地址、命令、数据或用于读操作的地址、命令)的存储器存取相关信息，被缓冲或被排队在DRAM指令缓冲器32中，并且当合适时被执行。此外，在读操作中，从存储库集群M存取的数据也可以被缓冲或被排队到DRAM指令缓冲器32中，并且当合适时被发送到 MC 12。图IC是根据本专利技术的示例性实施方式的具有完整存储器指令缓冲器32的串行 DRAM集成电路(芯片)30的更为详细的框图。可以看出，DRAM30包括输入/输出(I/O)块 25，输入/输出(I/O)块为串行互连沈提供接口，并且其包括至少一个发射机和接收机对 (例如所示的双差分对25本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：E·T·阿霍，K·K·库西林纳，J·A·尼卡拉，
申请(专利权)人：诺基亚公司，
类型：发明
国别省市：