电压电平移位器制造技术

第一反相器的输入端被配置为用作输入端节点。第一反相器的输出端连接至第二反相器的输入端。第二反相器的输出端被配置为用作输出端节点。第三反相器的输入端连接至第一反相器的输入端。第一NMOS晶体管的栅极连接至第三反相器的输出端。第一NMOS晶体管的漏极连接至第二反相器。第一NMOS晶体管的源极被配置为用作输入端电平节点。当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由输入端电平节点处的电压电平提供的电压值。

【技术实现步骤摘要】

本公开涉及一种电压电平移位器。
技术介绍
集成电路中的地或接地节点是其他待测电压的参考点。一般地，接地节点处的电压电平为0伏(V)。然而，很多电路具有多于一个的接地区域或接地节点，其中，例如，第一子电路使用第一接地节点，第二子电路使用第二接地节点，而两个接地节点处的电压电平彼此不同。类似地，电路可以具有多于一个的电源区域，其具有多于一个的电源，以提供多于一个的电源电压。
技术实现思路
为解决上述问题，本专利技术提供了一种电路，包括第一反相器，第一反相器的输入端被配置为用作输入端节点；第二反相器，第一反相器的输出端连接至第二反相器的输入端，第二反相器的输出端被配置为用作输出端节点；第三反相器，第三反相器的输入端连接至第一反相器的输入端；以及第一 NMOS晶体管，第一 NMOS晶体管的栅极连接至第三反相器的输出端，第一 NMOS晶体管的漏极连接至第二反相器，第一 NMOS晶体管的源极被配置为用作输入端电平节点，其中，当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由输入端电平节点处的电压电平提供的电压值。该电路还包括第二NMOS晶体管，第二 NMOS晶体管的栅极连接至输出端节点，第二 NMOS晶体管的漏极连接至第三反相器，以及第二 NMOS晶体管的源极连接至第一 NMOS晶体管的源极。其中，第二反相器包括PM0S晶体管，具有PMOS源极、PMOS漏极、和PMOS栅极；以及第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极、和第二 NMOS栅极；PMOS栅极连接至第二 NMOS栅极，并被配置为用作第二反相器的输入端；PMOS源极连接至电源电压源； PMOS漏极连接至第二 NMOS漏极，并被配置为用作输出端节点；以及第二 NMOS源极，连接至第一 NMOS晶体管的漏极。其中，当输入端节点被配置为接收高逻辑电平时，输出端节点被配置为接收由电源电压源提供的电压值。其中，第二反相器被配置为从第二反相器电源接收第二反相器供电；以及当输入端节点被配置为接收高逻辑电平时，输出端节点被配置为接收由第二反相器电源提供的电压值。其中，第一反相器被配置为从第一反相器电源接收第一反相器供电，第一反相器电源与第二反相器电源相同。其中，第一反相器被配置为从第一反相器电源接收第一反相器供电，第一反相器电源与第二反相器电源不同。该电路还包括第一电压源，用于提供第一电源电压；第二电压源，用于提供第二电源电压；第一接地参考源，用于提供第一接地参考电压；以及第二接地参考源，用于生成第二接地参考电压，其中，第一电压源和第一接地参考源是由第一反相器使用的，第二电压源是由第二反相器使用的，第二接地参考源连接至第一 NMOS晶体管的源极。其中，第一电压源、第二电压源、第一接地参考源、和第二接地参考源被配置为满足下列条件中的至少一个VDDl > Vtnl+VSSlVDD2 > Vtn2+VSS2VDDl > Vtn2+VSS2 ；以及VDDl > VDD2-|Vtp2| ,其中，VDD 1表示第一电源电压，VDD2表示第二电源电压，VSSl表示第一接地参考，VSS2表示第二接地参考，Vtnl表示第一反相器的NMOS晶体管的阈值电压，Vtn2表示第二反相器和第三反相器中的NMOS晶体管的均阈值电压和第一 NMOS晶体管的阈值电压，以及Vtp2表示第二反相器和第三反相器中的PMOS晶体管的阈值电压。此外，还提供了一种电路，包括第一 PMOS晶体管，具有第一 P栅极、第一 P漏极、 以及第一 P源极；第一 NMOS晶体管，具有第一 N栅极、第一 N漏极、以及第一 N源极；第二 PMOS晶体管，具有第二 P栅极、第二 P漏极、以及第二 P源极；第二 NMOS晶体管，具有第二 N 栅极、第二 N漏极、以及第二 N源极；第三PMOS晶体管，具有第三P栅极、第三P漏极、以及第三P源极；第三NMOS晶体管，具有第三N栅极、第三N漏极、以及第三N源极；第四NMOS 晶体管，具有第四N栅极、第四N漏极、以及第四N源极；第五NMOS晶体管，具有第五N栅极、第五N漏极、以及第五N源极；输入端节点；输出端节点；第一电平输入端节点；以及第二电平输入端节点，其中输入端节点连接至第一 P栅极、第一 N栅极、第三P栅极、以及第三N栅极；第一 P漏极连接至第一 N漏极、第二 P栅极、以及第二 N栅极；第二 P漏极连接至第二 N漏极、第五N栅极、以及输出端节点；第二 P源极连接至第三P源极和第二电平输入端节点；第二 N源极连接至第四N漏极；第四N栅极连接至第三N漏极和第三P漏极；第四 N源极连接至第五N源极和第一电平输入端节点；第三N源极连接至第五N漏极；以及当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由第一电平输入端节点提供的第一电压值，以及当输入端节点被配置为接收高逻辑电平时，输出端节点被配置为接收由第二电平输入端节点提供的第二电压值。其中，第二 P源极连接至电压源以及连接至第二电平输入端节点。其中，第一 P源极处的第一电压由第一电压源提供，第一电压源与第二电压源不同，第二电压源连接至第二 P源极并将第二电压提供至第二电平输入端节点。其中，第一 N源极连接至第一接地参考源，第一接地参考源与第二接地参考源不同，第二接地参考源连接至第四N源极和第五N源极。其中，第一 N源极连接至接地参考源、第四N源极、和第五N源极。该电路还包括电压源，连接至第一 P源极，并提供电源电压值；接地参考源，连接至第一 N源极，并提供接地参考值，其中，电压源、第二电平输入端节点、接地参考源、和第一电平输入端节点被配置为满足下列条件中的至少一个VDDl > Vtnl+VSSl ；VDD2 > Vtn2+VSS2 ；6VDDl > Vtn2+VSS2 ；以及VDDl > VDD2-|Vtp2| ,其中，VDDl表示电源电压值，VDD2表示第二电压值，VSSl表示接地参考值，VSS2表示电压值，Vtnl表示第一 NMOS晶体管的阈值电压，Vtn2表示第二 NMOS晶体管、第三NMOS 晶体管、第四NMOS晶体管和第五NMOS晶体管的阈值电压，以及Vtp2表示第二 PMOS晶体管和第三PMOS晶体管的阈值电压。此外，还包括一种方法，包括以下步骤使用第一反相器将第一低逻辑电平反相至第一高逻辑电平；使用第二反相器将第一高逻辑电平反相至第二低逻辑电平，第二反相器具有与第一 NMOS晶体管串联的第一 PMOS晶体管，第一 NMOS晶体管的漏极被配置为提供第二低逻辑电平；以及使用与第一 NMOS晶体管串联的第二 NMOS晶体管提供连接至第一 NMOS 晶体管的漏极的第二 NMOS晶体管的源极处的电压值。该方法还包括通过由第三反相器将第一低逻辑电平变为第二高逻辑电平来导通第二 NMOS晶体管。该方法还包括使用第二低逻辑电平截止与第三反相器的第四NMOS晶体管串联的第三NMOS晶体管。其中，第二 NMOS晶体管的源极连接至第三NMOS晶体管的源极。此外，还提供了一种方法，包括以下步骤使用第一反相器将第一高逻辑电平反相至第一低逻辑电平；使用第二反相器将第一低逻辑电平反相至第二高逻辑电平，由第二反相器的PMOS晶体管提供第二高逻辑电平的电压值本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈柏宏，许国原，严光武，林松杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：