本发明专利技术“改善存储装置的可靠性、可用性及可维修性”。在一些实施例中，存储装置包含具有存储数据位的第一部分和存储对应于数据位的纠错码(ECC)位的第二部分的存储核心。存储装置还可在与存储核心在同一芯片上包含纠错逻辑部件。在一些实施例中，纠错逻辑部件使存储装置能够计算ECC位并将所存储的ECC位与所计算的ECC位进行比较。
【技术实现步骤摘要】
本专利技术的实施例一般涉及集成电路领域，尤其涉及用于改善存储装置的可靠性、 可用性及可维修性的系统、方法和装置。
技术介绍
存储装置易发生错误，诸如瞬态(或软)错误等。如果这些错误不被适当处理，就可能导致计算系统故障。以纠错码(ECC)形式的冗余信息可用于改善系统的总体可靠性。 然而，冗余信息增加了对存储系统的存储要求，因此，增加了存储系统的成本。因此，ECC通常只用在高端或任务关键的系统中。较低成本的(或较不关键的)系统不使用ECC，而提供适于其使用的一定级别的可靠性。在有些情况下，通过增加额外的存储装置(例如，动态随机存取存储器(DRAM)器件)，将存储器的额外位加到系统。例如，用8个DRAM来存储数据的系统也可用一个额外的 DRAM来存储校验码。在另一些情况下，额外位被存储在特别为在ECC系统中使用而设计的不同DRAM中。例如，非ECC DRAM可具有256M位的容量和16个输出。DRAM的ECC变形例可具有^SM位的容量和18个输出。在所有这些例子中，ECC系统具有比非ECC对应部多 12. 5%的存储容量。在ECC系统中使用不同的DRAM器件会存在有一些不利。例如，增加了与设计、制造和库存两种(或更多种)DRAM器件相关联的成本。此外，ECC型DRAM器件比非ECC型的大，所以更难制造。将额外位加到ECC型的DRAM上降低了器件的产量，因此增加了器件的成本。使用两种(或更多种)的DRAM器件的另一缺点是需要与DRAM器件接口的存储控制器来支持额外的引脚(例如，ECC引脚)。同时，ECC型的DRAM模块使用母板上更多的空间，因为其连接部大于非ECC型。
技术实现思路
本专利技术为克服现有技术中存在的上述不利或缺点构思而成。本专利技术的一个方面是一种存储装置，其中包括存储核心，它具有存储数据位的第一部分和存储对应于所述数据位的纠错码 (ECC)位(所存储的ECC位)的第二部分；以及纠错逻辑部件，它与所述存储核心在同一芯片上，所述纠错逻辑部件包含ECC计算逻辑部件来计算对应于所述数据位的ECC位(所计算的ECC位)。本专利技术的又一方面是一种方法，包括从存储核心的第一部分读出数据位；从所述存储核心的第二部分读出所存储的纠错码(ECC)位；用ECC计算逻辑部件来产生所计算的ECC位，其中，所述存储核心和所述ECC计算逻辑部件位于共用集成电路上；以及比较所存储的ECC位和所计算的ECC位来判定所存储的ECC位是否与所计算的 ECC位匹配。本专利技术的再一方面是一种系统，其中包括动态随机存取存储器(DRAM)，包括包含第一存储体和第二存储体的分离的存储体对，其中，若所述动态随机存取存储器处于错误检验模式中，则数据位将被存储在第一存储体中而对应的纠错码(ECC)位 (所存储的ECC位)将被存储在第二存储体中；以及与所述分离的存储体对位于同一芯片上的纠错逻辑部件，所述纠错逻辑部件包含 ECC产生逻辑部件来计算对应于所述数据位的ECC位(所计算的ECC位)；以及与所述动态随机存取存储器(DRAM)连接的请求器。附图说明本专利技术的实施例是解释性的而不是限制性的，在附图中，相同的附图标记代表相同的部件要素。图1是说明本专利技术一实施例实现的计算系统的选定形态的高级框图。图2是说明本专利技术一实施例实现的动态随机存取存储器(DRAM)的选定形态的框图。图3是说明本专利技术一实施例实现的动态随机存取存储器(DRAM)的选定形态的框图。图4是说明本专利技术一实施例在数据位和错误检验位之间的地址映射的框图。图5A和5B说明本专利技术一实施例的写入数据帧序列的选定形态。图6是说明本专利技术一实施例的片上纠错逻辑部件的选定形态的框图。图7是说明本专利技术一实施例从存储装置读出数据的选定形态的流程图。图8表示本专利技术一实施例的读出数据帧的序列的选定形态。图9是说明本专利技术一实施例的电子系统的选定形态的框图。图10是说明本专利技术备选实施例的电子系统的选定形态的框图。具体实施例方式本专利技术的实施例一般涉及改善存储装置的可靠性、可用性及可维修性(RAQ。在一些实施例中，存储装置包含至少一个具有第一存储体和第二存储体的分离存储体对。在错误检验模式中，数据位可被存储在存储体之一中而对应的错误检验位被存储在另一存储体中。存储装置可配置成支持使用寄存器位的任一模式(例如，模式寄存器组(MRQ寄存器位)。存储装置还可包含纠错逻辑部件。如进一步描述的，通过将ECC产生逻辑部件和比较逻辑部件集成到存储装置上，纠错逻辑部件可用读返回数据(read return data)来启用循环冗余码(CRC)位的使用。图1是说明根据本专利技术一实施例的计算系统的选定形态的高级框图。计算系统 100包含请求器102、存储控制器(或主机)110、存储装置130和互连部120。存储控制器110至少部分控制请求器102和存储装置130之间的信息传送。请求器102可为处理器 (例如，中央处理器和/或核心)，服务处理器、输入/输出设备(例如，外围部件互连(PCI) Express设备)、存储器本身或系统100中请求访问存储器的任何其他器件。在一些实施例中，存储控制器110与请求器102在同一芯片上。在所说明的实施例中，存储控制器110包含错误检验逻辑部件112、模式指示符 114和存储装置寻址逻辑部件116。错误检验逻辑部件112使用冗余信息来保护数据免于发生确定的故障。在一些实施例中，错误检验逻辑部件112是纠错码(ECC)。如下面进一步讨论的，在一些实施例中，存储装置130能运行在错误检验模式中或者非错误检验模式中。当运行在错误检验模式中时，存储装置130存储数据位和对应的错误检验位(例如，ECC位)。当运行在非错误检验模式中时，存储装置130的整个容量(基本上)都被于存储数据位。模式指示符114提供存储装置130是运行在错误检验模式中还是非错误检验模式中的指示。在一些实施例中，模式指示符114包含一个或多个寄存器位。在一些实施例中，存储装置130根据它在错误检验模式中还是非错误检验模式中对读/写数据施加不同的地址映射。例如，用在错误检验模式中的地址映射可能构成错误检验位(例如，ECC位)的映射。地址映射逻辑部件116使存储控制器110能知道由存储装置130使用的地址映射。地址映射逻辑部件116可为任何能为一些存储单元提供地址映射的指示的逻辑部件。存储装置130可为各种装置中的任何一个，其中包括动态随机存取存储器(或简称为DRAM)的。存储核心141可组织成一个或多个分离存储体对140。分离存储体对指可配置为单个存储体或两个分开的存储体的一对存储体。在一些实施例中，分离存储体对的各存储体具有其自身的行解码器和列解码器。在一些实施例中，分离存储体对的各存储体能提供存储页面。例如，存储体OA提供页面142而存储体OB提供页面144。“存储体”指由存储装置提供的存储单元阵列。存储体142和144能共同提供逻辑页面146。术语“逻辑页面”指两个或更多个物理存储体的逻辑组合。在一些实施例中，页面142和144各提供1千字节(K字节)的存储而逻辑页面 146提供I字节的净有效页面尺寸。在所说明的实施例中，存储装置130包含模式指示符132、后置写入缓冲器 (posted write buffer) 134，部分写入屏蔽(part本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：K·S·贝恩斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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