本发明专利技术公开了一种三值绝热JKL触发器，包括三值绝热JKL基本电路和DTCTGAL缓冲器，三值绝热JKL基本电路的信号输入端与DTCTGAL缓冲器的信号输出端连接，三值绝热JKL基本电路的信号输出端与DTCTGAL缓冲器的信号输入端连接，三值绝热JKL基本电路的互补信号输出端与DTCTGAL缓冲器的互补信号输入端连接，三值绝热JKL基本电路和DTCTGAL缓冲器均接入幅值电平对应逻辑1的功率时钟信号、幅值电平对应逻辑2的第一时钟脉冲信号和幅值电平对应逻辑2的第二时钟脉冲信号，DTCTGAL缓冲器的延迟时间与三值绝热JKL基本电路的延迟时间相同，均为半个时钟周期；优点是电路具有极低的功耗，并且在具有能量恢复特性的同时，实现了绝热电路的三值输入和输出，且电路具有较高的信息密度，工作可靠性高。
【技术实现步骤摘要】
本专利技术涉及一种JKL触发器，尤其是涉及一种三值绝热JKL触发器及绝热九进制异步计数器。
技术介绍
随着高信息密度集成电路的飞速发展，具有记忆功能、能存储数字信息的触发器作为一种时序逻辑电路，是构成现代高性能数字集成电路的重要组成部分。多值逻辑电路具有高信息密度的特点，对于减少电路系统间的连线，节省芯片面积，提高电路空间和时间利用率等具有十分重要的意义，在一些应用上比二值逻辑电路具有显著的优势。目前已有研究针对多值触发器的低功耗进行展开，如采用电流阈值控制技术设计的新型电流型CMOS四值边沿触发器，有效利用时钟边沿产生窄脉冲实现取样求值，大大降低电路的直流功耗；采用时钟低摆幅技术设计的三值双边沿低功耗新型触发器，利用时钟信号双边沿跳变敏感抑制冗余跳变，减小时钟信号的频率和摆幅，从而降低整个触发器的系统功耗。但由于上述这些电路中的能量是由电源到信号节点再到地的方式一次性消耗，其功耗十分巨大，而采用传统CMOS电路降低功耗的方法，节省的能耗非常有限。绝热电路采用交流脉冲电源来驱动电路，利用电路中的LC振荡回路，使能量以电能和磁能的形式相互转化，突破传统电路能量转化方式的局限性，有效回收存储在电路节点的能量，减少因耗能元件电阻等引起的不可逆的能量损耗，实现能量恢复，从而大幅度降低电路的功耗。鉴此，利用绝热电路的低功耗设计技术设计多值触发器具有现实意义。
技术实现思路
本专利技术所要解决的技术问题是提供一种在保证具有正确的逻辑功能前提下，能够有效降低功耗，提高集成电路工作可靠性的三值绝热JKL触发器及绝热九进制异步计数ο本专利技术解决上述技术问题所采用的技术方案为一种三值绝热JKL触发器，包括三值绝热JKL基本电路和DTCTGAL缓冲器，所述的三值绝热JKL基本电路的信号输入端与所述的DTCTGAL缓冲器的信号输出端连接，所述的三值绝热JKL基本电路的信号输出端与所述的DTCTGAL缓冲器的信号输入端连接，所述的三值绝热JKL基本电路的互补信号输出端与所述的DTCTGAL缓冲器的互补信号输入端连接，所述的三值绝热JKL基本电路分别接入幅值电平对应逻辑1的第一功率时钟信号、幅值电平对应逻辑2的第一时钟脉冲信号和幅值电平对应逻辑2的第二时钟脉冲信号，所述的DTCTGAL缓冲器分别接入幅值电平对应逻辑1的第二功率时钟信号、幅值电平对应逻辑2的第一时钟脉冲信号和幅值电平对应逻辑2的第二时钟脉冲信号，所述的第一功率时钟信号的相位和所述的第二功率时钟信号的相位相差180°，所述的第一时钟脉冲信号的相位和所述的第二时钟脉冲信号的相位相差180°，所述的DTCTGAL缓冲器的延迟时间与所述的三值绝热JKL基本电路的延迟时间相同，均为半个时钟周期。 所述的三值绝热JKL基本电路包括信号采样电路、互补信号采样电路、第一 NMOS管组、第二 NMOS管组、第三NMOS管组、第四NMOS管组、第五NMOS管组、第六NMOS管组、第七NMOS管组、第八NMOS管组、第九NMOS管组、第十NMOS管组、第i^一 NMOS管组、第十二NMOS管组和交叉存储电路单元，所述的信号采样电路和所述的互补信号采样电路均由八个NMOS管组成，所述的信号采样电路中的八个NMOS管的栅极和所述的互补信号采样电路中的八个NMOS管的栅极并接于第一时钟脉冲信号输入端，所述的第一时钟脉冲信号输入端接入幅值电平对应逻辑2的第一时钟脉冲信号，所述的信号采样电路中的第一个NMOS管的源极和所述的信号采样电路中的第二个NMOS管的源极并接于第一采样信号输入端，所述的信号采样电路中的第三个NMOS管的源极和所述的信号采样电路中的第四个NMOS管的源极并接于第二采样信号输入端，所述的信号采样电路中的第五个NMOS管的源极和所述的信号采样电路中的第六个NMOS管的源极并接于第三采样信号输入端，所述的信号采样电路中的第七个NMOS管的源极和所述的信号采样电路中的第八个NMOS管的源极并接于信号输入端，所述的互补信号采样电路中的第一个NMOS管的源极和所述的互补信号采样电路中的第二个NMOS管的源极并接于第一互补采样信号输入端，所述的互补信号采样电路中的第三个NMOS管的源极和所述的互补信号采样电路中的第四个NMOS管的源极并接于第二互补采样信号输入端，所述的互补信号采样电路中的第五个NMOS管的源极和所述的互补信号采样电路中的第六个NMOS管的源极并接于第三互补采样信号输入端，所述的互补信号采样电路中的第七个NMOS管的源极和所述的互补信号采样电路中的第八个NMOS管的源极并接于互补信号输入端，所述的第一 NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第二 NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第三NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第四NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第五NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第六NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第七NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第八NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第九NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第i^一 NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十二 NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的交叉存储电路单元主要由两个PMOS管和两个NMOS管组成，所述的交叉存储电路单元中的两个NMOS管的源极均接地，所述的交叉存储电路单元中的第一个PMOS管的源极、所述的交叉存储电路单元中的第一个NMOS管的漏极、所述的交叉存储电路单元中的第二个PMOS管的栅极、所述的交叉存储电路单元中的第二个NMOS管的栅极、所述的第一 NMOS管组中的最后一个NMOS管的源极、所述的第二 NMOS管组中的最后一个NMOS管的源极、所述的第三NMOS管组中的最后一个NMOS管的源极、所述的第四NMOS管组中的最后一个NMOS管的源极、所述的第五NMOS管组中的最后一个NMOS管的源极和所述的第六NMOS管组中的最后一个NMOS管的源极并接于信号输出端，所述的交叉存储电路单元中的第二个PMOS管的源极、所述的交叉存储电路单元中的第二个NMOS管的漏极、所述的交叉存储电路单元中的第一个PMOS管的栅极、所述的交叉存储电路单元中的第一个NMOS管的栅极、所述的第七NMOS管组中的最后一个NMOS管的源极、所述的第八NMOS管组中的最后一个NMOS管的源极、所述的第九NMOS管组中的最后一个NMOS管的源极、所述的第十NMOS管组中的最后一个NMOS管的源极、所述的第i^一 NMOS管组中的最后一个NMOS管的源极和所述的第十二NMOS管组中的最后一个NMOS管的源极并接于互本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：汪鹏君，梅凤娜，
申请(专利权)人：宁波大学，
类型：发明
国别省市：
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