一种嵌入式存储器单元包括半导体衬底（１１０）、具有至少部分地嵌入在半导体衬底中的源／漏区（１２１）的晶体管（１２０）以及至少部分地嵌入在半导体衬底中的电容器（１３０）。电容器包括通过第一电绝缘材料（１３３）彼此电隔离的第一电极（１３１）和第二电极（１３２）。第一电极电连接到半导体衬底，且第二电极电连接到晶体管的源／漏区。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术公开的实施例一般涉及存储器单元，且尤其涉及嵌入式存储器架构。
技术介绍
计算机存储器架构的有效性至少某种程序上取决于可多么快地访问存储器中存储的数据。由于处理芯片和片外存储器单元之间有限的通信带宽引起的存储器等待时间增加因此导致开发诸如嵌入式动态随机存取存储器或EDRAM之类的片上存储器架构。在一种形式的EDRAM中，存储器元件由单个晶体管和单个电容器制成，且因此通常被称为1T-1C存储器单元。1T-1C混合存储器单元方法包括将电容器元件紧接于存取晶体管埋置在半导体衬底中，且电容器极板之一与晶体管的N+源/漏区接触。现有的1T-1C EDRAM单元利用电容器的底电极来与访问晶体管的N+源/漏区相接触，而顶电极通过从衬底上面落下的通孔/ 沟槽接触。附图简述根据结合附图中的各个附图来阅读以下具体描述将更好地理解公开实施例，附图中附图说明图1是根据本专利技术的实施例的嵌入式存储器单元的截面图；图2是示出根据本专利技术实施例的制造嵌入式存储器单元的方法的流程图；图3是示出根据本专利技术实施例的制造嵌入式DRAM单元的方法的流程图；以及图4是根据本专利技术的另一个实施例的嵌入式存储器单元的截面图。为了简明和清楚地说明，诸附图示出一般形式的结构，且可能省略了已知特征和技术的描述和细节以避免不必要地混淆本专利技术所描述的实施例的讨论。此外，附图中的各要素不一定按比例绘制。举例而言，相对于其它要素附图中一些要素的尺寸可被放大来帮助改善对本专利技术各实施例的理解。不同附图中的相同附图标记表示相同要素，而类似附图标记可能但不必表示类似要素。说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)用于区别类似要素，而不一定用于描述特定先后或时间顺序。要理解，在适当情况下如此使用的这些术语可互换，例如使得本文所述的本专利技术实施例能够以不同于本文所述或所示的其它顺序来操作。类似地，如果本文所述的方法包括一系列步骤，本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所陈述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。此外，术语“包括”、“包含”、“具有”和其任意的其它变型旨在覆盖非排他的包含，使得包括一列要素的工艺、方法、制品或装置不必限于那些要素，但可包括本文中并未特意列出的或这些工艺、方法、制品或装置固有的其它要素。在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等 (如果有的话)用于描述的目的，且不一定用于描述永久的相对位置。应该理解如此使用的术语在适当情况下是可以互换的，使得本文所述的本专利技术的实施例例如能够以本文示出或以其它方式描述的方向以外的其它方向操作。如本文所使用的术语“耦合”被定义为电或非电方式的直接或间接连接。在本文中描述为彼此“相邻”的物体按照适于使用该短语的上下文可以在物理上彼此接触、彼此紧邻或彼此处于同一通用区域或区。在本文中短语 “在一个实施例中”的出现不一定全指同一实施例。具体实施例方式在本专利技术的一个实施例中，嵌入式存储器单元包括半导体衬底、具有至少部分地嵌入在半导体衬底中的源/漏区的晶体管以及至少部分地嵌入在半导体衬底中的电容器。 电容器包括通过第一电绝缘材料彼此电隔离的第一电极和第二电极。第一电极电连接到半导体衬底，且第二电极电连接到晶体管的源/漏区。如上所述，现有的1T-1C EDRAM单元电容器的典型构造是使电容器顶电极与从衬底上面落下的通孔或沟槽接触。这种架构需要较大的1T-1C单元面积以便容纳接触结构， 而且还部分地由于增加本地互连密度而使得本地互连方案/工艺复杂化。起因于该架构的另一个问题是由于电容器极板(电极)和半导体之间的高接触电阻引起的降低的单元性能。如以下详细解释的，本专利技术的实施例使得真正的“嵌入式”电容器可行，从而改进 1T-1C混合技术的缩放性。作为示例，不需要形成与电容器的其它外部接触(经由晶体管接触网络或栅接触网络)。这不需要来自衬底上面的接触通孔/沟槽(用于电容器)，因此简化互连布局。此外，如以下详细描述的，本专利技术的实施例通过例如降低与电容器的接触电阻来实现改进的存储器单元性能。作为示例，这可通过匹配半导体掺杂(即对于PWELL不同的金属与N+源/漏的关系)的适当金属的选择来实现。现在参考附图，图1是根据本专利技术的实施例的嵌入式存储器单元100的截面图。作为示例，嵌入式存储器单元100可以是EDRAM单元。如图1所示，嵌入式存储器单元100包括半导体衬底110、具有至少部分地嵌入在半导体衬底110的体区111中的源/漏区121 (在所示实施例中包括升高的部分)的晶体管120(通常称为访问晶体管)、以及至少部分地嵌入在半导体衬底110中的电容器130。电容器130位于沟槽105内且包括通过电绝缘材料 133彼此电隔离的电极131和电极132。晶体管120还包括栅区122和源/漏接触123。嵌入式存储器单元100还包括氧化物层140以及与栅区122相邻的侧壁间隔层150。在一个实施例中，电绝缘材料133可以是高k介电材料。过去广泛用作栅电介质的二氧化硅(SiO2)具有约为3.9的介电常数K (通常写作“k”)。在本文件中对高k材料的引用表示具有显著高于S^2的介电常数的介电常数的材料。实际上，这些材料通常具有约 8-10或更高的介电常数(然而具有低于此的介电常数的材料仍可取得高k材料的资格)。 类似地，本文中对“低k”材料的引用表示相对于SiO2的介电常数具有较低介电常数的材料， 例如具有小于约3. 5的介电常数的材料。如图所述，电极131电连接到半导体衬底110的体区111，且电极132电连接到晶体管120的源/漏区121。如上所述，由于该架构不需要对电容器的顶部接触，所以提供密度益处并且比现有的EDRAM架构更可缩放。在一个实施例中，体区111具有ρ型掺杂，表示晶体管120和电容器130位于PWELL中，且源/漏区121具有η型掺杂。如已经解释的，在图1所示的实施例中，电容器130的底电极和顶电极(即电极 131和13 与半导体衬底110接触。金属-半导体接触通常是非欧姆的，且界面电阻通过肖特基势垒高度(SBH)量化。因此降低SBH是改进器件性能的关键，尤其是对于缩放。SBH 还强烈依赖于半导体中掺杂的性质和程度m型掺杂要求关于半导体导带具有低SBH，而ρ 型掺杂需要关于半导体价带具有低SBH。因为在一个实施例中，相反地掺杂源/漏区121(重掺杂的η型)和体区111 (ρ型)，所以电极131和132可包括不同类型的金属以便使有关的 η或ρ SBH最小化。因此，在一个实施例中，具有大功函的金属将被用于电极131。大功函金属关于半导体价带具有低SBH。作为示例，电极131可包含钼、钯、铱、锇或其它贵金属，或更一般地， 具有约5电子伏特(eV)或更大的功函的金属。对于以上按名称列出的金属，铱具有对于硅价带最低的SBH(0. 17eV)，且因此是特别适于电极131的金属，然而应当理解除SBH外的其它因素也可影响该决定。在同一或另一个实施例中，具有小功函的金属将用于电极132。小功函金属关于半导体导带具有低SBH。作为示例，电极132可包括铒、镱、钆、钇或其它稀土元素，或者更一般地，具有本文档来自技高网...
【技术保护点】
１．一种嵌入式存储器单元，包括：半导体衬底；具有至少部分地嵌入在所述半导体衬底中的源／漏区的晶体管；以及至少部分地嵌入在半导体衬底中的电容器，所述电容器包括通过第一电绝缘材料彼此电隔离的第一电极和第二电极，其中：所述第一电极电连接到半导体衬底；以及所述第二电极电连接到所述晶体管的源／漏区。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：J·T·卡瓦利罗斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US
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