非易失性状态保持锁存器制造技术

电子电路使用锁存器，所述锁存器包括磁性隧道结（ＭＴＪ）结构及经布置以在所述ＭＴＪ结构中产生选择性状态的逻辑电路。因为所述选择性状态是以磁性方式维持，所以即使在从电子装置移除电力的情况下也可维持所述锁存器或电子电路的所述状态。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及存储器，且更特定来说，涉及与非易失性保持锁存器相关联的存储器。
技术介绍
现代电子装置(尤其靠电池操作的电子装置)通常考虑到电力节省而设计。桌上型计算机在一段不活动时期之后通常切换为备用模式，显示监视器也在不活动时期之后进入睡眠模式，移动电话在不使用时隐缩大多数非必需的功能性，等等。然而，许多装置虽然断电以进入此暂时中止状态，但仍消耗不可忽略的量的电力来维持非易失性存储器。此电力消耗中的许多是仅无法完成关闭的半导体装置上的漏电的结果。虽然此电力成本限制了连接到A/C电源插座的装置的总电力节省，但电池供电装置的电力成本是电池寿命，所述电池寿命严重地影响装置的功能可靠性。一个挑战在于当移动装置经断电而进入电力节省模式时，用户希望装置从进入所述电力节省模式时起保持其状态。通常使用在装置的核心网络内的锁存器及触发器来维持此状态信息。通常认为装置的核心网络是操作所述装置的核心功能性的电路。装置还将通常具有输入/输出(I/O)网络，所述输入/输出(I/O)网络处置所述装置与外部组件或装置之间的所有外部通信。核心网络将与所述I/O网络进行通信以便发射或接收在装置外部的信号。时常地，I/O网络将在不同于核心网络的电压电平的较高电压电平下操作。在所述情况下，核心网络经由多个电平偏移器而与I/O网络进行通信。可替代地将状态信息置放于外部存储器(即，动态随机存取存储器(DRAM)或非易失性存储器或其类似者)中，而并非将状态信息在内部保持于核心网络内。然而，在将状态信息写入到DRAM时，装置通常将使用电力来驱动I/O网络，且DRAM自身将仍使用电力来维持及刷新存储器内容。因此，外部状态维持通常不提供胜过内部存储的任何电力节省优点。 此外，并非所有状态信息均存储于架构上可见(即，对于读取及写入可被存取)的寄存器内。已针对核心网络状态存储而实施的两种方法为(1)将状态扫描到芯片上(即，核心网络)存储器中；或( 使用锁存器及触发器。两种方法均使得装置被关闭或大体上隐缩电力。然而，两种方法还维持到芯片上存储器或锁存器的电力以保留存储于所述组件中的状态。为维持到这些组件的电力，通常提供第二电源或功率轨。关闭或隐缩电力可通过使用开关(例如，互补金属氧化物半导体(CMOS)晶体管开关)断开电源或通过将主供电电压(在本文中称为Vdd)隐缩到接地来执行。由于在CMOS及其它晶体管技术方面的限制，通常会发生漏电，因为即使Vdd已经断开连接或现为接地，CMOS开关上将仍存在电位。因此， 即使在装置被断电的情况下，也会从电池汲出电力。现转向图1A，说明典型触发器10的电路图。触发器10为在前端处具有功能测试模式多路复用器100的典型主从配置。将取决于功能测试模式多路复用器100的输入而选择扫描输入(scanned in) (Si)或功能(D)路径。提供如从扫描选择电路106接收的扫描选择信号&及其反相SeN作为多路复用器100的输入。多路复用器100耦合到主控锁存器 101，所述主控锁存器101耦合到从属锁存器102。主控锁存器101及从属锁存器102通常在时钟的相反相位上操作。控制电路104使用时钟信号Clk产生两个内部时钟相位信号Ck 及CkN以用于驱动触发器10。输出103提供输出信号Q及其负相Q-BAR。控制电路104及保持器电路105 (其由从属锁存器102及三态装置107组成)为状态保持组件，且因此即使在电路10的其余部分被隐缩或断电的情况下也是始终接通的。因而，控制电路104及保持器电路105由VDD_Ketain(图1B)供电，而电路10的其余组件由Vdd (图 1B)供电。在操作中，经由多路复用器100的操作而将主控锁存器101设定具有一状态。接着从主控锁存器101将从属锁存器102设定具有所述状态。当关闭电力时，除控制电路104 及保持器电路105外的所有组件失去其与Vdd的相应电力连接。然而，Vrautetain维持到控制电路104及保持器电路105的电力。因此，虽然主控锁存器101现未连接到电源，但从属锁存器102保持主控锁存器101的状态。当其中定位有触发器10的装置重新通电时，来自从属锁存器102的状态信息并非直接在主控锁存器101中重新进行设定。在一典型配置中，触发器(例如由触发器10表示的触发器)串联地耦合。当电力重新出现于装置中时， Retain-BAR信号触发主控锁存器101的透通性。因此，从属锁存器102中的状态信息沿串行向下传播到下一触发器，从而设定所述触发器的主控锁存器中的状态。在最后的“唤醒” 操作中，经由唤醒状态传播而最终将主控锁存器101复位到适当的状态。图IB为说明含有触发器10 (图1A)的触发器封装11的引脚图。因为触发器10中的若干部分为始终接通的，所以触发器封装11使用两个电源Vdd 107及Vdd Ketain 108。还存在用于Vss 115的连接端子，其可连接到接地。retain-BAR信号109为触发器封装11的输入，其在电力恢复发生且正恢复所述状态时影响控制电路104(图1A)。数据⑶输入110 为触发器10的功能输入。时钟(Clk)输入111为提供到触发器封装11的外部时钟输入， 其用于控制电路104中以驱动触发器10。扫描选择(SE)控制输入112用于扫描选择电路 106中以为多路复用器100(图1A)提供选择。最后，输出端子Q 113及Q-BAR 114将基于功能输入的所要触发器输出提供到触发器封装11。此布置显示使用当前方法的另一缺点，S卩，增加了半导体芯片制造的复杂性。第二、单独功率轨或电源(例如，VDD Ketain 108(图IB))使用针对金属化层的额外制造步骤，所述金属化层除了将第二电源与用于控制第二电源的控制信令网络连接外，还将所述第二电源与适当电路元件连接。所有此额外处理使制造商花费金钱。图2A为说明另一典型触发器20的电路图。触发器20说明另一典型主从触发器配置。功能测试模式多路复用器200选择扫描输入或数据路径来馈入主控锁存器201。主控锁存器201接着将其状态馈入到从属锁存器202中。触发器20包括另一锁存器(保持锁存器20 ，所述锁存器获得来自从属锁存器202的当前状态信息。因此，保持锁存器203经外加来自从属锁存器202的状态信息。输出电路204提供所得触发器交替输出Q及Q-BAR。 时钟电路205接受外部时钟信号(Clk)作为输入，且产生内部时钟信号CkN及Ck两者。扫描选择电路206提供&及SeN两者以用于触发器20的操作。触发器20的配置将状态保持电路(保持锁存器20 置放于触发器20的关键路径外。所述关键路径为从多路复用器200通过主控锁存器201及从属锁存器202且接着到输出204的主路径。通过保存电路207及恢复节点209来实现保持锁存器203的控制。保存电路207提供Save信号及Mve-BAR信号两者以用于触发器20的操作。Save及Mve-BAR 操作以将来自从属锁存器202的当前状态写入到保持锁存器203。当触发器20被断电时， 除保存电路207及保持电路208 (其包含从属锁存器203及电路210)外的所有电路被消除所有电力。保存电路207及保持电路208为始终接通的，其从Vd本文档来自技高网...

【技术保护点】
１．一种在电子电路中使用的锁存器，所述锁存器包含：磁性隧道结（ＭＴＪ）结构；及经配置以在隐缩所述电子电路中的电力之前在所述ＭＴＪ结构中产生选定互斥状态的逻辑电路。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：刘·G·蔡奥安，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US