时间数字转换器的增益正规化制造技术

本发明专利技术涉及ＴＤＣ系统（２０）的正规化。ＴＤＣ系统（２０）由一个ＴＤＣ核（２１），一个增益正规化电路（２２）以及一个调节器（２３）组成。ＴＤＣ核（２１）由一系列各不相同的延迟元件组成，并将基准时钟信号（ＦＲＥＦ）和可控时钟信号（ＣＬＫ）之间的时差转化为数字字形式的ＴＤＣ原始输出代码。调节器（２３）通过调节输出代码来完成增益的正规化。增益正规化电路（２２）至少由一个处理器组成，处理器用来分析输出代码值的出现概率，并根据该出现概率决定调节器（２３）做出调整。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及通信领域，尤其涉及时间数字转换器的增益正规化。
技术介绍
使用模拟电路技术的频率合成器频率合成器是射频(RF)收发器内部的关键模块，用来实现无线电信号的上变频和下变频。然而，先进的深亚微米CMOS技术(90、65或者45nm)，在集成方面并非非常兼容于这种模拟频率合成器，并且很难遵从多模无线电标准，例如对GSM、EDGE、UMTS、 CDMABluetootKWLAN和DECT进行组合。因此，目前的设计趋势是用基于数控振荡器(DCO) 和时间数字转换器(TDC)的全数字锁相环(ADPLL)频率合成器架构分别代替上述基于压控振荡器(VCO)和相位/频率检测器与电荷泵组合的这种模拟频率合成器架构。为了完全地获得预期效果，要求对于振荡器周期的TDC增益进行正确的正规化， 以允许TDC提供精细的时间分辨率。附图说明图1示出了传统的正规化TDC 100的框图。所述框图包括TDC 110、增益正规化电路120和乘法器模块130组成。TDC 110的目的是为了提供以数字编代码形式表示的小于 2 π相位信息的输出代码，该输出代码比DCO时钟信号CLK的周期更精细。TDC 110包括一组标称相同的延迟元件，，并将根据晶体振荡器得出的基准时钟信号FREF和DCO时钟信号 CLK边沿之间的时间差转换成数字字形式的TDC输出代码。前者FREF时钟信号发起测量， 而后者CLK停止测量直到下一个基准时钟周期为止。例如，如果我们认为所有的延迟元件都具有25ps的相同标称值，那么TDC 110就能够将运行在频率为4GHZ的累加振荡器相位分解成周期的十分之一，即弧度为0. 2 π。分辨率的增加对于相位测量产生较低的量化噪声，从而给基于ADPLL的RF频率合成器带来较低的相位噪声。为了将TDC 110产生的输出代码和DCO全时钟周期的累积总数按照相位相容的形式组合在一起，TDC的增益被正规化为在特定工作频率下DCO的周期。因此，乘法器模块130代码通过将输出代码乘以比例常数来调整TDC输出代码，该比例常数是通过增益正规化电路120估计出的。然而，过程、电压、温度(PVT)的变化可能会导致错误的TDC增益估计值。例如延迟元件的标称值可能下降20%，这与CMOS在低温时会加速、制造过程会随机变化十分相似。 从数值上讲，这就意味着如果所有的延迟元件都有25ps的标称值，那么它们值会一直降到 20ps。因此，TDC输出代码“10”应相当于200ps的延迟，而不是预期的250ps，从而造成了 TDC传递函数曲线的误差。具体地，在估计振荡器相位时导致的50ps的误差是量子化步骤的两倍，从而引入了将严重退化同步锁相环噪声性能的噪声项。此外，当实现频率调制时，糟糕的TDC增益正规化或随机的制造也可能导致错误的TDC增益估计。实际上，在TDC输出代码之间分配的步长尺寸的误差会产生非线性，这种非线性影响调制谱，并且极易产生不需要的谱增长，从而违反了无线电系统规范
技术实现思路
因此，本专利技术的目的就是为了提供一种改进的时间数字转换器的增益正规化。根据本专利技术的第一方面，提出了一种时间数字转换器(TDC)系统，用于全数字锁相环电路，所述TDC系统包括TDC核，配置用于从可控振荡器接收可控的时钟信号，从基准振荡器接收基准时钟信号，并且配置用于将所述可控时钟信号和所述基准时钟信号的边沿之间的时间差转换成输出代码；以及增益校正电路，用来校正所述核的增益，所述增益校正电路包括增益正规化电路，配置用于将所述TDC核的增益正规化成所述可控振荡器的周期；以及调节器，与所述增益正规化电路相连，所述调节器配置用于通过调节所述输出代码来执行增益正规化；其中，所述TDC核包括一组标称相同的延迟元件，每一个延迟元件弓I入单位延迟；以及所述增益正规化电路包括处理器，配置用于分析所述输出代码的出现概率，并且配置用于根据所述出现概率确定调节器所进行的调节。从而，TDC核的增益估计是基于输出代码的出现概率的分析。所述调节器可以是乘法器，所述乘法器配置用于将输出代码乘以校正系数。从而可以实现与每一个输出代码相关联的代码-相位调节。调节器可以是查找表，所述查找表配置用于向每一个输出代码分配相应的相位误差估计。从而使得与每一个输出代码相关联的代码-相位调节更加精细，并且所述出现概率的结果可以用来校正TDC非线性。时钟信号可以通过延迟元件提供给TDC核。因此，可以消除由于死区所造成的影 响。处理器根据以下估计每一个振荡器周期的单位延迟的个数N 权利要求1.一种时间数字转换器TDC系统，用于全数字锁相环电路，所述TDC系统包括TDC核，配置用于从可控振荡器接收可控的时钟信号，从基准振荡器接收基准时钟信号，并且配置用于将所述可控时钟信号和所述基准时钟信号的边沿之间的时间差转换成输出代码；以及增益校正电路，用来校正所述TDC核的增益，所述增益校正电路包括增益正规化电路，配置用于将所述TDC核的增益正规化成所述可控振荡器的周期；以及调节器，与所述增益正规化电路相连，所述调节器配置用于通过调节所述输出代码来执行增益正规化；其中，所述TDC核包括一组标称相同的延迟元件，每一个延迟元件弓I入单位延迟；以及所述增益正规化电路包括处理器，所述处理器配置用于分析所述输出代码的出现概率，并且配置用于根据所述出现概率确定调节器所进行的调节。2.根据权利要求1所述的TDC系统，其中所述增益正规化电路还包括存储元件，所述存储元件配置用于为所述处理器存储多个输出代码。3.根据权利要求1所述的TDC系统，其中所述增益正规化电路还包括多个计数器，每个计数器都与各自的输出代码相关联，所述计数器配置用于为处理器的输出代码的每一个值的发生个数进行计数。4.根据权利要求1、2或3所述的TDC系统，其中所述调节器是乘法器，所述乘法器配置用于将所述输出代码乘以由处理器确定的校正系数。5.根据权利要求1、2或3所述的TDC系统，所述调节器是查找表，所述查找表通过处理器配置为给每一个所述输出代码分配相应的相位误差估计。6.根据权利要求1至5中任一项所述的TDC系统，其中处理器根据以下关系估计每个可控振荡器周期的单位延迟的个数N v , ,u 細細I 可控振荡器周朋N 二 ■ ^evahf^sttul;mJ+......r 二... 、H 7丫、π其中所述CodevaIuelast but one指的是倒数第二个输出代码的值。7.根据权利要求1至5中任一项所述的TDC系统，其中通过延时元件向所述TDC核提供所述可控时钟信号，并且其中所述处理器根据以下关系估计每个可控振荡器周期的单位延迟的个数N’ Ioccurrence,r . i occurrencep. ^ I,=(code Wiuelmtimtime — code Vuhw^j) +--^^[occurrence\— 可控振荡器周期单位延迟‘其中所述Code Valuelastl3utme是指倒数第二个输出代码的值，Code Valueserand是指第二个输出代码的值。8.根据权利要求1至7中任一项所述的TDC系统，所述可控振荡器是数控振荡器。9.一种集成电路，包括包括权利要求1至8中任一项所述的TDC系统的全数字锁相环 ADPLL电路，其中在所述集成电路外部实现所述本文档来自技高网...

【技术保护点】
１．一种时间数字转换器ＴＤＣ系统，用于全数字锁相环电路，所述ＴＤＣ系统包括：ＴＤＣ核，配置用于从可控振荡器接收可控的时钟信号，从基准振荡器接收基准时钟信号，并且配置用于将所述可控时钟信号和所述基准时钟信号的边沿之间的时间差转换成输出代码；以及增益校正电路，用来校正所述ＴＤＣ核的增益，所述增益校正电路包括：增益正规化电路，配置用于将所述ＴＤＣ核的增益正规化成所述可控振荡器的周期；以及调节器，与所述增益正规化电路相连，所述调节器配置用于通过调节所述输出代码来执行增益正规化；其中，所述ＴＤＣ核包括一组标称相同的延迟元件，每一个延迟元件引入单位延迟；以及所述增益正规化电路包括处理器，所述处理器配置用于分析所述输出代码的出现概率，并且配置用于根据所述出现概率确定调节器所进行的调节。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：蒂莫泰·J·里奇尔斯，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL