３Ｄ微架构系统中的平行平面存储器及处理器耦合技术方案

本发明专利技术提供一种ＩＣ装置（１０），其以允许存储器元件（１２）、（１３）及处理器元件（１１）、（１４）在３Ｄ结构的平行平面上彼此上下定位的方式而构造。通过使用穿衬底堆叠（ＴＳＳ）技术来实现所述存储器与所述处理器之间的互连（３１）、（３２）、（３３）。此布置通过减少所述存储器与所述处理器之间的距离而向所述处理器提供对所述存储器的直接存取。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及多平面(3D)处理结构，且更明确地说，涉及增强此类结构中的存储器元件与处理元件之间的耦合。
技术介绍
计算机处理系统需要存储器元件与处理元件之间的紧密耦合，且因此那些元件均建置于同一芯片上。就物理距离来说，存储器可离使用所述存储器的处理元件越近，系统将具有的带宽越多。较多带宽使所述系统具有较低等待时间及较高性能，此又导致较少能量使用。因为在常规芯片中，存储器及其相应微处理器占据同一物理平面，所以并非始终可能使所有存储器直接邻近于其相应处理器而定位。在当前系统中，存储器元件由构造于同一材料平面(其中构造存储器及处理器)中的一个或一个以上总线连接到其相应微处理器元件。在存储器处于处理器外部的情形中，使所述存储器与所述处理器互连的总线甚至更长。太子龙半导体(Tezzaron Semiconductor)公司已揭示以与处理器分离的方式介接存储器的产品。堆叠存储器及处理器，从而实现高性能。在一个产品中，存储器存储元件构造于经堆叠以形成存储器阵列的存储元件的层上。这些存储元件又与可位于分离层上的其它存储器功能组合以形成存储器子系统。所述其它存储器功能包括解码、写入、读取、误差校正、修复不良块等。在另一产品中，所述存储器为标准的现售存储器，其中所有所述存储器功能含于一层内，但所述存储器经堆叠以扩展总的可用存储器。此可由若干手段而实现，所述手段例如，寻址以在堆叠数据总线中选择存储器的子集，其中堆叠中的每一存储器提供数据总线宽度的子集。这些存储器具有高速缓冲存储器的性质，其在存储器与处理器之间需要极小结构。另一方面，因为寄存器存储器具有用以处置例如浮点数学等功能的多个输入及输出，所以所述寄存器存储器比高速缓冲存储器需要更高的连接性。这就是为什么例如寄存器的微处理器存储器通常以与其相应微处理器的紧密耦合的关系构造的一个原因。
技术实现思路
本专利技术是针对于允许存储器元件及处理器元件在3D结构的平行平面上彼此上下定位的系统及方法。通过使用穿硅堆叠(TSQ技术来实现所述存储器与所述处理器之间的互连。此布置通过将所述存储器与所述处理器之间的距离减少到最小值而向所述处理器提供对所述存储器的直接存取。在一个实施例中，构造第一半导体层，所述第一半导体层中具有管线级的第一元件集合。构造第二半导体层，所述第二半导体层中具有所述管线级的第二元件集合。接着将所述第一半导体层与第二半导体层接合以形成IC装置的至少一部分。布置所述第一元件集合及第二元件集合，使得当接合所述层时，实现紧密耦合的连通。如果需要，则可在具有不同工艺的情况下构造所述不同层，每一工艺适合于其中所构造的所述元件的特征。在其它实施例中，可在堆叠配置层中构造状态存储器(管式状态存储器)、配置存储器或扫描存储器。通过将这些存储器移到一层，增强并优化处理器引擎的控制/功率时序问题以获得增加的性能。前文已相当广泛地概述了本专利技术的特征及技术优点，以便可较好地理解下文的详细描述。在下文中将描述形成本专利技术的权利要求书的标的物的额外特征及优点。所属领域的技术人员应了解，可易于将所揭示的概念及特定实施例用作用于修改或设计其它结构以实施本专利技术的相同目的的基础。所属领域的技术人员还应认识到，此类等效构造不脱离如在所附权利要求书中所阐述的本专利技术的精神及范围。当连同附图考虑时，从以下描述将更好地理解据信为本专利技术所特有的新颖特征(关于其组织及运算方法两者)以及其它目标及优点。然而，应清楚地理解，仅出于说明及描述的目的而提供附图中的每一者，且不希望将其作为对本专利技术的限制的界定。附图说明为了更充分理解本专利技术，现参考接合附图阅读的以下描述，其中图1展示常规2D存储器及处理器系统。图2展示平行平面存储器及处理器系统的一个实施例。图3展示用于允许各种平面上的元件彼此连通的系统的一个实施例。图4展示用于构造IC装置的工艺的一个实施例。具体实施例方式图1展示常规2D存储器及处理器系统10。系统10具有微引擎11及14以及存储器12及13。微引擎11由总线15连接到存储器12且由总线16连接到存储器13。微引擎 14由总线17连接到存储器13。存储器12及13可为专用存储器寄存器堆。因为存储器与处理器物理分离但构造于同一层中，所以所有存储器调用及响应需要经由总线15或16中的一者或另一者而流动。因为个别存储器单元跨越存储器而展开，所以总线长度对于所存取的每一存储器单元是不同的。这就给每一存储器存取增加等待时间，因为每一存取必须按其曼哈顿距离(Manhattan distance)传播。出于时序的目的，使所有存取延迟以适应最长等待时间。存储器运算中的等待时间也引起能量损失(energy penalty) 0图2展示使用本专利技术技术的平行平面存储器及处理器系统的一个实施例20。注意，虽然本文中的论述集中于微架构(微引擎)，例如，微处理器及与其成一体式的寄存器存储器结构，但所论述的概念可延伸到需要紧密元件间耦合的元件的任何群组。实施例20展示用于将图1的二维结构划分成多个层的一个布置。图2展示两个此类层，但如果需要则可使用任何数目个层。层1210在其上具有微引擎11及14，而层2220 包括存储器12及13。注意，虽然从组织及制造观点来看将所有相同元件类型(例如，存储器或处理器)保持于同一层上将为有利的，但无需如此，且如果需要则所述层可进行混合及匹配。并且，一个以上层可用于一元件类型。举例来说，具有处理器(或其它元件)的层可将一存储器层夹在中间。图3展示允许IC装置301内的各种平面(层)上的元件彼此连通的系统的一个实施例30。已用Z方向上延展的总线31、32及33替代了 2D单一层架构上在X及Y方向上延伸的总线15、16、17(图1)。在一个实施例中，总线31、32、33为穿硅通孔(TSV)。在另一实施例中，总线31、32及33为直接裸片到裸片接合结构。精确的连接结构视层配置为面对面接合、面对背接合还是背对背接合而定。因为与层1的第一处理器相关联的存储器(在层2上)可经平行地分层而在所述处理器正上方(或下方)，因为处理器与存储器之间的连接件可分布于若干连接件之上，且因为层到层连接性布线将仅为一层厚度(例如，20微米到200微米)，所以可减少等待时间，且可增大运算速度。层1上的第二处理器可独立于第一处理器而构造，且可经由其自己的连接件集合而连接到其存储器。因此，第二处理器及其相关联的存储器还可针对运算速度而优化。在一些情形中，一个以上处理器可具有到特定存储器的若干连接件(且反之亦然)，因此再次增大运算速度。存储器及处理器处于不同层上，且因此不需彼此同时进行制造。则此允许每一元件的制造是针对所述元件而调整。举例来说，层1可具有其自己的制造过程，例如，经优化以形成高速处理器的高性能工艺。可以形成低电流泄漏的方式制造层2。如上文所论述，未必所有所述存储器均位于分离层上。因此，如果需要，则所述存储器中的一些可与所述处理器中的一些共享一层(2D布局)。通过使用通常将紧密耦合于单一层中的元件的平行堆叠，所述经耦合元件之间的控制路径及数据路径可得以缩短。此对与微处理器相关联的寄存器存储器尤为重要。举例来说，浮动核心单元中的寄存器堆可具有两个写入端口，使得多个处理器输出可同时写入到寄存器。所述寄存器可具有4个、6 本文档来自技高网...

【技术保护点】
１．一种ＩＣ装置，其包含：第一层，所述第一层中构造有微架构的第一部分；第二层，所述第二层中构造有所述微架构的第二部分，所述第一部分及第二部分需要紧密连通；以及一系列连接件，其实现所述第一部分与第二部分之间的连通。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：托马斯·R·汤姆斯，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US