一种静态随机存取存储器电路包括：至少一个存取器件，其包括通路区域的源和漏部分；至少一个上拉器件；以及至少一个下拉器件，其包括下拉区域的源和漏部分。静态随机存取存储器电路被配置为下拉区域的外部电阻率（Ｒｅｘｔ）低于通路区域的Ｒｅｘｔ。获得静态随机存取存储器电路的工艺包括源和漏外延。
【技术实现步骤摘要】
【国外来华专利技术】
所公开的实施例涉及半导体存储器器件以及制造它们的工艺。
技术介绍
随着集成电路半导体技术继续缩放到更小的几何尺寸，在最小的几何尺寸下的本征阈值电压(Vt)的变化影响质量。例如，在互补金属氧化物半导体(CM0Q静态随机存取存储器(SRAM)单元中的静态噪声容限(SNM)可能被本征Vt变化不利地影响。由日益更小的晶体管几何尺寸导致的SW的该减小可能导致困难。当Vcc缩放到更低的电压时，SW将进一步减小。Vt变化给电源电压、晶体管尺寸、以及因此最小六晶体管(6T)CM0SSRAM单元尺寸的缩放造成了障碍。由于管芯尺寸和成本约束，对于常规的6TSRAM主导的高性能CMOS器件(例如专用集成电路(ASIC)以及微处理器)，这些阻碍限制了总的晶体管产率。附图说明为了理解获得实施例的方式，上面简要描述的各种实施例的更具体的说明将参照附图给出。这些附图描绘的实施例不必是按照比例绘制的也不应被认为是对范围的限制。 将通过使用附图以附加的特征和细节来说明和解释一些实施例，附图中图1是根据一个实施例的具有三栅晶体管的六晶体管CMOS SRAM电路图的图示；图2是根据一个示例实施例的6T CMOS SRAM单元布局的俯视图；图加是根据一个示例实施例的、在初步处理期间图2所示的SRAM单元布局的截面正视图；图2b是根据一个实施例的、在进一步的处理后图加所示的SRAM单元布局的截面正视图；图2c是根据一个实施例的、在进一步的处理后图2b所示的SRAM单元布局的截面正视图；图2d是根据一个示例实施例的、在进一步的处理后图2c所示的SRAM单元布局的截面正视图；图2e是根据一个实施例的、在进一步的处理后图2d所示的SRAM单元布局的俯视图；图2f是根据一个实施例的、在进一步的处理后图3所示的SRAM单元布局的俯视图；图2g是根据一个示例实施例的、在进一步的处理后图4所示的SRAM单元布局的截面正视图；图3是根据一个实施例的、在进一步的处理后图2e所示的SRAM单元布局的截面正视图4是根据一个实施例的、在处理期间图2f所示的SRAM单元布局的截面正视图；图5是根据一个示例实施例的SRAM单元布局的俯视图；图6是根据一个示例实施例的SRAM单元布局的截面正视图；图6a是从图6中所示的部分6a所取的详细部分；图7是根据一个示例实施例的SRAM单元布局的截面正视图；图fe是根据一个示例实施例的在处理期间的SRAM单元布局的截面正视图；图8b是根据一个实施例的、在进一步的处理后图8a所示的SRAM单元布局的截面正视图；图9是根据一个示例实施例的工艺流程图；以及图10是根据一个实施例的电子系统的示意图。具体实施例方式现在将参考附图，其中相同的结构可以设有相同的后缀参考标记。为了更清楚地示出各实施例的结构，这里包括的附图是集成电路结构的图解。因此，所制造的结构的实际外观，例如在显微照片中，可能表现得不同，然而仍然合并了所示实施例的要求保护的结构。而且，附图可能仅示出对于理解所示的实施例而言必要的结构。可能没有包括在本领域中已知的附加结构以保持附图的清晰。虽然在同一句子中可能提及处理器芯片和存储器芯片，但是不应解释为它们是等同的结构。在整个本公开中提及的“一个实施例”或“实施例”意味着结合该实施例描述的特定的特征、结构或特性包含在本专利技术的至少一个实施例中。在整个本公开中各个位置出现的短语“在一个实施例中”或“在实施例中”不一定全部指代相同的实施例。而且，特定的特征、结构或特性可以以任何合适的方式组合在一个或多个实施例中。例如“上”和“下”的术语可以通过参考X-Z坐标来理解，并且例如“相邻”的术语可以参考示出的X-Y坐标来理解。图1是根据实施例的具有三栅晶体管的6T CMOS SRAM电路图100的图示。该SRAM 单元示出了根据实施例的使用三栅晶体管的6T CMOS SRAM单元电路图。该SRAM单元包括两个N型存取器件102，两个N型下拉(pull-down)器件104和两个P型上拉(pull-up)器件106。该存取器件也可以称作通路器件，因为它们是字线晶体管以允许位线数据或操作进入该下拉和上拉器件。在一个实施例中，每个N型存取器件102包括具有独立源和漏(S/D) 部分的单鳍三栅晶体管。在一个实施例中，每个P型上拉器件106是单鳍三栅晶体管。以及在一个实施例中，每个N型下拉器件104是具有独立S/D部分的单鳍三栅晶体管。使用独立的S/D部分允许电路设计者获得用于SRAM单元的更高单元比(cell ratio) 0在该存取和下拉器件中的该独立的S/D部分可以递送更多的电流，因此增加了单元比而不增加单元布局尺寸。图2是根据一个示例实施例的6T CMOS SRAM单元布局的俯视图。在一个实施例中，该单元布局是不对称的，其中存取器件242被配置为彼此处于对角线上，如由X-Y坐标所示，下拉器件244和上拉器件246也是如此。每个存取器件的栅极位于半导电衬底210 之上的区域两次出现)中。利用这里所提到的进一步处理，每个存取器件242将包括独立S/D部分。每个下拉器件244的栅极位于半导电衬底210之上的区域244 (两次出现)中。利用这里所提到的进一步处理，每个下拉器件244将包括独立S/D部分。每个上拉器件M6的栅极位于半导电衬底210之上的区域246中。关于存取器件对2，区域M2由布置在N型扩散区222上的多晶硅膜212表示。关于下拉器件对4，区域M4由位于其中它们布置在N型扩散区222上的位置处的多晶硅膜 224表示。以及关于上拉器件M6，区域M6由位于其中它们布置在P型扩散区2 上的位置处的多晶硅膜2M表示。单元布局的完成可以用金属层来执行，所述金属层可以提供如图1所示的电源 (Vcc)和地(Vss)连接。金属层也可以将SRAM单元中的一个三栅晶体管的栅/源/漏极连接到SRAM单元中的另一个三栅晶体管的栅/源/漏极。其他金属层可以将第一 SRAM单元实施例连接到第二 SRAM单元实施例。如本文所述，N型三栅器件作为可以具有独立S/D部分的下拉器件对4以及N型三栅器件作为也可以具有独立S/D部分的存取器件M2的使用允许三栅SRAM单元被设计为在与平面SRAM单元相同的布局面积内具有更高的单元比。图加是根据一个示例实施例的在初步处理期间图2所示的SRAM单元布局的截面正视图。SRAM单元201被示为具有半导电衬底210。两个N型前驱(precursor)扩散区 221被示为在半导电衬底201中，P型前驱扩散区225也如此。通过沉积和图案化掩模214 以准备形成将支撑三栅结构的半导电鳍来继续进行处理。图2b是根据一个实施例的在进一步的处理后图加所示的SRAM单元布局的截面正视图。示出了在蚀刻超过掩模214(图2a)来形成凹陷216以留下在Z维度延伸的鳍形扩散区之后的SRAM单元202。如所示，两个鳍形N型扩散区222已经由图加中所示的两个 N型前驱扩散区221形成。类似地，鳍形P型扩散区226已经由P型前驱扩散区225形成。图2c是根据一个实施例的在进一步的处理后图2b所示的SRAM单元布局的截面正视图。示出了在形成浅沟槽隔离(STI)结构218后的SRAM单元203。在一个实施例中，电介质材料被毡毯状沉积、抛光以及回蚀以获得露本文档来自技高网...
【技术保护点】
１．一种工艺，包括：在半导电衬底的静态随机存取存储器（ＳＲＡＭ）布局中形成鳍形Ｎ型和Ｐ型扩散区；在该鳍形扩散区上形成通路区域、上拉区域和下拉区域；增强通路区域的源和漏（Ｓ／Ｄ）部分以及下拉区域的Ｓ／Ｄ部分中的至少一个。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：R·皮拉雷西蒂，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US
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