本发明专利技术的实施例总体上针对用于带内数据掩码比特传输的系统、方法和装置。在一些实施例中，将一个或多个数据掩码比特集成到部分写入帧中并且经由数据总线传送到存储设备。由于经由数据总线传送数据掩码比特，那么系统不需要（昂贵的）数据掩码引线。在一些实施例中，提供机制来使得存储设备（例如，ＤＲＡＭ）在完成对ＤＲＡＭ阵列的部分写入之前能够检验有效数据掩码比特。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例总体上涉及集成电路领域，并且更具体地涉及用于带内数据掩码 比特传输的系统、方法和装置。
技术介绍
主机(例如，存储器控制器)可以对动态随机存取存储设备(DRAM)执行部分写 入，在该动态随机存取存储设备中，写入数据的一个或多个字节被掩码。在传统的系统(例 如，双倍数据速率(DDR)1、DDR2和DDR!3)中，使用一个或多个专用数据掩码引线(pin)来传 送数据掩码比特。通常，数据掩码引线以与(例如在数据总线上的)数据引线相同的频率 切换。传统的系统通常在数据的每个字节通道(lane)使用一个数据掩码信号。因此，x4或 x8设备可以具有一个数据掩码引线，xl6设备可以具有两个数据掩码引线。附图说明以示例的方式而非限制的方式说明了本专利技术的实施例，在附图中，相似的参考标 记指示类似的元件。图1是说明了根据本专利技术的实施例实现的计算系统的选择方面的高级框图。图2说明了根据本专利技术的实施例的部分写入帧格式的一个示例。图3说明了根据本专利技术的一些实施例的DRAM部分写入逻辑的选择方面。图4是根据本专利技术的一些实施例的错误报告逻辑的示例。图5说明了根据本专利技术的一些实施例的适合用于xl6设备的部分写入帧的示例。图6说明了根据本专利技术的一些实施例的适合用于x4设备的部分写入帧的示例。图7是说明了根据本专利技术的实施例的、用于将数据掩码比特发送到存储设备的方 法的选择方面的流程图。具体实施例方式本专利技术的实施例总体上针对用于带内数据掩码比特传输的系统、方法和装置。在 一些实施例中，一个或多个数据掩码比特被集成到部分写入帧中并且经由数据总线被传送 到存储设备。由于经由数据总线来传送数据掩码比特，那么系统不需要(昂贵的)数据掩 码引线。在一些实施例中，提供机制来使得存储设备(例如，DRAM)在完成对DRAM阵列的 部分写入之前能够检验有效数据掩码比特。该机制减轻了对额外的数据移动(staging)的 需要。如下文进一步的描述，可以并行地进行循环冗余检验(CRC)。该CRC检验不需要门控 对阵列的数据写入。存储器信道(例如，DRAM信道)的不断增加的传送速率增加了所传送的数据中的 传输错误的风险。通过使用CRC错误比特覆盖DRAM数据帧可以减少这些传输错误。例如， 8比特的CRC可以覆盖64比特的数据以获得期望的比特错误率(BER)。在使用分离的数据 掩码引线的传统系统中，数据掩码比特通常未被CRC覆盖，即使数据掩码引线以与数据引线相同的速率切换。可以将数据掩码比特合并到数据帧中以提供数据掩码比特的CRC覆盖。然而，这 种方式会引起问题，因为它针对“正常”写入和部分写入创建了分离的写入流水线。正常 (或完整)写入不需要由有效CRC校验和来证明其有资格被写入到DRAM核心。相反，正常 写入被写入到DRAM核心并且CRC检查与完成写入并行地进行。如果检测到错误，那么将错 误消息提供给控制器并且控制器重试写入事务。如果不良数据被初始地写入到DRAM核心 中，那么只是在控制器重试写入事务时重写不良数据。然而，这种方式不能用于部分写入，因为存在在DRAM阵列中将好的数据重写的风 险。如果在数据掩码比特中存在错误(例如，由于信令/连接错误导致数据掩码比特从1 改变为0)，那么DRAM将不掩码对应的字节并且将在阵列中重写好的数据。在部分写入完 成之前可以使用CRC校验和来证明有资格进行部分写入。然而，这引起了针对正常写入和 部分写入具有不同的写入流水线的问题。不同的写入流水线增加了 DRAM的成本和复杂性。 它还创建了两个不同的写入延迟定时并且需要DRAM中数据的移动。下文参考图1-6讨论 了用于证明有资格进行部分写入的替代方式。图1是说明了根据本专利技术的实施例实现的计算系统的选择方面的高级框图。在所 说明的实施例中，系统100包括主机110(例如，存储器控制器)和存储设备120(例如，动 态随机存取存储设备或DRAM)。在替代实施例中，系统100可以包括更多元件、更少元件和 /或不同的元件。命令/地址(C/A)通道102提供了用于向存储设备120发送命令和地址的多个通 道。DQ通道104提供了双向读/写数据总线。CRC通道106提供了用于传送CRC校验和比 特的双向总线。在替代实施例中，DQ通道104和/或CRC通道106可以是单向的。为了便 于描述，参照x8存储设备描述了本专利技术的实施例。然而，应当意识到，本专利技术的实施例可以 包括诸如x4、xl6、x32等的其他设备数据宽度。主机110控制去往和来自存储设备120的数据的传送。主机110包括部分写入逻 辑112(或者，为了便于描述，称为逻辑11 。逻辑112使得主机110能够在写入数据帧中 发送一个或多个数据掩码比特。在一些实施例中，逻辑112提供机制以使得存储设备120 能够在完成对DRAM阵列的部分写入之前确定数据掩码比特是否有效。例如，可以在多于一 个单元间隔(unit interval (UI))中传送相同的数据掩码比特。存储设备120然后可以比 较同一数据掩码比特(或多个比特)的多个实例，以确定它们是否匹配。如果它们确实匹 配，那么数据掩码比特很可能是有效的并且可以在不需要CRC来门控部分写入的完成的情 况下完成该部分写入。下文参考图2-6进一步描述了这种方式。为了便于说明，逻辑112被 示出为单块逻辑。然而，应当意识到，可以由未必在主机110上配置的逻辑来执行逻辑112 提供的功能。在一些实施例中，如果写入帧包括数据掩码比特，那么主机110编码部分写入命 令(例如，Wm)；如果写入帧不包括数据掩码比特，那么主机110编码“正常”写入(例如， W)。术语“部分写入帧”是指包括一个或多个数据掩码比特的写入帧，该数据掩码比特用于 掩码该“部分写入帧”的至少一部分。主机110不需要数据掩码引线(或多个引线)，因为 数据掩码比特通过数据总线(例如，104)与部分写入帧一起被传送。此外，既然数据掩码比 特与数据比特一起被传送，那么可以由保护数据比特的循环冗余检验(CRC)校验和来保护它们。参考图2-8进一步讨论了部分写入数据帧的示例。在一些实施例中，主机110被集 成到与一个或多个处理器相同的管芯上。主机110还可以包括CRC生成器114。在支持CRC使用的系统中，CRC生成器114 生成能够与来自存储设备120的CRC校验和进行比较的本地CRC，以确定所发送的数据是否 被破坏。此外，针对写入事务生成CRC并且在写入帧中将其发送到存储设备(在支持CRC 使用的系统中)。存储设备120提供系统100的(至少一部分)主系统存储器。在一些实施例中， 存储设备120是动态随机存取存储设备(DRAM)。存储设备120包括输入/输出(I/O)电 路122、部分写入逻辑124(或者，为了便于引用，称为逻辑124)、核心126(例如，存储器阵 列)等等。I/O电路122包括适于通过一个或多个互连(例如，C/A 102,DQ 104和/或CRC 106)接收和/或发送信号的电路。为了便于说明，I/O电路122被示出为单块逻辑。然而， 应当意识到，可以由未必在存储设备120上配置的逻辑来执行由I/O电路122提供的功能。逻辑IM使得存储设备120能够对核心126写入正常写入帧(例如，没有数据本文档来自技高网...
【技术保护点】
１．一种集成电路，包括：用于向易失性存储设备发布部分写入命令的逻辑；以及用于响应于所述部分写入命令生成部分写入帧的逻辑，其中，所述部分写入帧包括用于传送部分写入数据的ｍ个单元间隔和用于传送数据掩码比特的ｎ个单元间隔，并且其中，在所述ｎ个单元间隔的多于一个中重复所述数据掩码比特的至少一些。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：K·贝恩斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US
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