焊料隆起集成电路的ＥＳＤ网络制造技术

集成电路芯片的半导体管芯（１００、２００）具有在管芯的有源区域上分布的焊料隆起焊盘（１３０、２３０），但不包括外围引线接合焊盘。所述管芯还具有以网络布置的保护ＥＳＤ网络（１４０ｐ／１４０ｉ、２４０ｐ／２４０ｉ），包括延伸到管芯的内部区域中的ＥＳＤ结构。这允许将ＥＳＤ结构放置为靠近相应电源和地连接，并且被定位为相对于内部隆起焊盘与管芯外围区域之间的平均路径长度，缩短了内部隆起焊盘与ＥＳＤ结构之间的平均互连长度。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及包括保护ESD结构和用于外部互连的焊料隆起的集成电路和 半导体芯片。
技术介绍
在传统集成电路技术中，使用按照一个或多个行围绕半导体管芯(die)的外围布 置的引线接合焊盘(wire bond pad)，或者使用按照阵列在管芯的电路区域上布置的焊料 隆起焊盘，来进行互连。电子工业的趋势是增加焊料隆起连接上的可靠性。通常，最初利用 引线键合的现有电路设计针对焊料隆起进行的改进，或者利用焊料隆起作为除了传统引线 键合装配以外的选项来进行。与所提供的弓I线键合焊盘一起，还存在保护电路的内部部件不受静电放电(ESD) 事件(例如在处理电路管芯期间发生的静电放电)影响的电路。ESD可以导致大约2000伏 特或更大的电压峰值，这会导致大约1500欧姆电阻上大约1. 5安培的电流放电。保护ESD 电路典型地位于包围管芯外围的输入/输出(I/O)接合焊盘与晶体管栅极或与焊盘电连接 的其他电子组件之间。ESD电路提供从I/O焊盘到地焊盘或到电源的路径，或用于管芯的偏 压路径。该电路径被设计为由高电压(例如，例如在管芯的瞬时输入或输出焊盘处出现的 静电放电)致动。通常，在放置在电路的边缘附近的环中配置ESD结构，并且在原地经由外围键合 焊盘。这使得从电路边缘到ESD的信号路径变得足够短和强。当这种半导体管芯同样具备 用于倒装芯片配置的隆起焊盘，在内部区域上分布的隆起焊盘被布线至ESD环，导致较长 互连长度，并且通常复杂的布线会占用管芯区域。
技术实现思路
本专利技术的各个方面涉及包括半导体管芯的集成电路芯片，该半导体管芯具有由外 围区域限制的内部区域，这样的半导体管芯包括位于管芯(die)内部区域中的至少一个功 能域，以及为至少一个功能域提供I/O互连的I/O电路。根据本专利技术的各个方面，I/O电路 包括多个焊料隆起焊盘，而不包括外围引线键合焊盘，并且隆起焊盘的至少一部分是在管 芯内部区域上分布的内部隆起焊盘。提供ESD网络以保护管芯的组件不受静电放电的影 响，ESD网络包括位于管芯内部区域中的多个ESD结构，每个ESD结构被放置为靠近相应电 源和地连接，并且被定位为相对于内部隆起焊盘与管芯外围区域之间的平均路径长度，缩 短了内部隆起焊盘与ESD结构之间的平均互连长度。本专利技术的各个方面还涉及用于设计包括半导体管芯的集成电路芯片的方法，该半 导体管芯具有由外围区域限制的内部区域，至少一个功能域位于管芯内部区域中。这种方 法包括在管芯的表面上分布焊料隆起焊盘，来为至少一个功能域提供I/O互连的I/O电路， 而不包括外部引线键合焊盘，隆起焊盘的至少一部分是在管芯内部区域上分布的内部隆起 焊盘。这种方法还包括提供ESD结构的ESD网络以保护管芯的组件不受静电放电的影响，ESD结构的至少一部分位于管芯内部区域中，每个ESD结构被放置为靠近相应电源和地连 接，并且被定位为相对于内部隆起焊盘与管芯外围区域之间的平均路径长度，缩短了内部 隆起焊盘与ESD结构之间的平均互连长度。以上概述并不意在描述本公开的每个实施例或每个实现方式。以下附图和详细描 述更具体地示例了各个实施例。附图说明结合附图，考虑本专利技术的各个实施例的以下详细描述，可以更完整地理解本专利技术， 在附图中图1示出了可以实现本专利技术方面的半导体管芯的一部分；以及图2示出了根据本专利技术实施例的包括ESD网络和I/O互连的半导体管芯的一部 分。尽管本专利技术可修改成各种变型和备选形式，但本专利技术的细节已经通过附图中的示 例示出，并进行详细描述。然而，应当理解并不意在将本专利技术限制于所描述的具体实施例。 相反，意在覆盖落在包括由所附权利要求限定的方面在内的本专利技术范围内的所有修改、等 同物和备选方案。具体实施例方式本专利技术的实施例涉及集成电路和半导体管芯，包括管芯内部区域中的至少一个 功能域，以及为至少一个功能域提供I/O互连的I/O电路，I/O电路包括多个焊料隆起焊盘， 而不包括外围线键合焊盘，隆起焊盘的至少一部分是在管芯内部区域上分布的内部隆起焊 盘。根据特定实施例，本专利技术的IC和管芯还包括ESD网络以保护管芯的组件不受静电放电 的影响，ESD网络包括位于管芯内部区域中的多个ESD结构，每个ESD结构被放置为靠近相 应电源和地连接，并被定位为相对于内部隆起焊盘与管芯外围区域之间的平均路径长度， 缩短了内部隆起焊盘与ESD结构之间的平均互连长度。根据特定实施例，本专利技术利用了互连长度的缩短以及较小的封装管脚的优点，这 可以通过与引线键合相比较的隆起焊盘键合来提供。隆起焊盘键合可以在管芯的表面上提 供I/O互连的点，缩短了与功能域的互连距离。在本专利技术中，应认识到，移除多于引线接合 焊盘允许根据需要从管芯外围移除ESD结构，例如，将ESD结构置于更接近电源和功率的位置处。本专利技术的各个实施例具体适合于设计要经由管芯的整个区域上的焊料隆起连接 (与经由外围接合焊盘上的焊料隆起接合或连接相比)的集成电路。对于自我包含的片上 系统(SoC)系统，工业上的趋势是经由焊料隆起焊盘连接，以提供较小管脚封装的优点。尽 管示意性地根据无线电基带SoC系统(如附图所示)内的实现方式考虑本专利技术的各个方 面，但是从这里提供描述中将认识到，本专利技术的方面在目前已知或为了发展的其他环境中 是有用的。例如，任何单片IC技术用于本专利技术的候选，包括任何基于硅(或其他半导体) 技术、任何模拟数字RF、混合信号、SoC等。根据特定实施例，本专利技术提供了移除多余外围引线接合焊盘，自由地物理再分布 ESD电路，以将ESD单元放置在电路内部中的半导体管芯内，并因此期望更接近电源和地连接，这简化和缩短了互连布线并缩减了总的管芯面积。根据特定实施例，隆起焊盘提供电路 的所有1/0，并且不使用外围引线接合焊盘。通过移除不使用的引线接合焊盘，移除了管芯 周围布线信号和供电的障碍。因此可以从电路边缘移除与引线接合焊盘(目前已被移除) 相关联的其他电路，例如ESD结构和1/0，获得简化的焊料隆起布线。根据本专利技术实施例将 基于ESD和I/O单元的接合焊盘放置在电路的内部中因此提高了互连布线。移除外围接合焊盘允许将ESD电路放置在电路内部，而不是仅围绕电路边缘放 置。这样，具体地与如上根据需要从内部焊料隆起到电路的边缘的布线相比，ESD电路可以 被定位为缩短ESD器件与焊料隆起(在管芯表面上分布的焊料隆起)之间的互连长度。例 如，根据特定实施例，ESD器件与焊料隆起焊盘之间的平均互连长度可以不大于隆起焊盘螺 距的大约三倍，或者甚至不大于隆起焊盘螺距的大约两倍。根据电路尺寸，这样的平均互连 长度可以转变为大约50到150微米。在本专利技术的特定实施例中，焊料隆起信号通过至按照策略布置的ESD结构的行对 短导线来布线，例如，使得与另外从焊料隆起到电路边缘所需的导线相比，缩短了导线长 度。根据ESD结构，信号在电路中向着其预期的目的地继续。远离电路边缘，可以在管芯的 内部区域中适当地提供针对ESD结构的强电源和地布线，使得可以根据期望设置ESD结构， 其中，强电源和地连接是可用的，并且缩短了信号布线的长度。根据本专利技术的特定实施例布 置ESD网络可以获得减小的电路面积和复杂度，并且获得ESD结构设置的灵活性。例如，典 型现有技术接合焊盘螺距(中心到中心的距离本文档来自技高网...

【技术保护点】
１．一种包括半导体管芯（１００、２００）的集成电路芯片，所述半导体管芯（１００、２００）具有由外围区域（１１０、２１０）限定的内部区域，所述半导体管芯（１００、２００）包括：－位于管芯内部区域中的至少一个功能域（１２０，２２０）；－为所述至少一个功能域（１２０，２２０）提供Ｉ／Ｏ互连的Ｉ／Ｏ电路，Ｉ／Ｏ电路包括多个焊料隆起焊盘（１３０、２３０），而不包括外围引线接合焊盘，隆起焊盘中的至少一部分是在管芯内部区域上分布的内部隆起焊盘；以及－ＥＳＤ网络（１４０ｐ／１４０ｉ、２４０ｐ／２４０ｉ），保护管芯的组件免受静电放电，ＥＳＤ网络包括位于管芯内部区域（１４０ｉ、２４０ｉ）中的多个ＥＳＤ结构，每个ＥＳＤ结构被放置为靠近相应电源和地连接，并且被定位为相对于内部隆起焊盘与管芯外围区域之间的平均路径长度，缩短了内部隆起焊盘与ＥＳＤ结构之间的平均互连长度。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：奥利弗·查尔朗，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL