减少存储器装置中的泄漏电流制造方法及图纸

本发明专利技术揭示存储器装置和减少其中的泄漏电流的方法。所述存储器装置包括：存储器核心阵列，其包括多个位线；以及外围逻辑，其经配置以与所述存储器核心阵列介接。所述存储器装置进一步包括：脚开关，其经配置以使所述外围逻辑与接地电压隔离；以及头开关，其经配置以使预充电电流路径与所述存储器核心阵列的所述多个位线隔离。可经由所述脚开关和所述头开关所提供的所述隔离而减少所述存储器装置内的泄漏电流。

【技术实现步骤摘要】
【国外来华专利技术】
实施例涉及一种存储器系统。具体来说，实施例涉及在一休眠模式期间减少存储器装置中的泄漏电流。
技术介绍
并入有集成电路(例如专用集成电路(ASIC))的电子装置常常使用省电技术来减少电力消耗且借此实现延长的电池寿命。举例来说，小型便携式装置(例如移动电话和个人数字助理(PDA))通常并入有用于实施非活动模式以限制逻辑电路的电力消耗的电路。 非活动模式可包括待机模式、低电力模式和休眠模式。数字电路中(且更具体来说，互补金属氧化物半导体(CM0Q电路中)的电力耗散大致与供应电压的平方成比例。因此，用以实现低电力性能的有效方式是按比例缩减供应电压。ASIC上的CMOS电路能够在显著减少的电力电平下操作。然而，为了避免传播延迟的增加，还减少CMOS装置的阈值电压。阈值电压的减少通常归因于金属氧化物半导体(MOS)装置的亚阈值泄漏电流的改变而导致待机电流的增加。流过“断开”晶体管的泄漏电流倾向于随着装置的阈值电压减少而按指数增加。因此，在非活动模式中保持延长的时间周期的电子装置(例如移动电话和PDA)可展现显著泄漏电流，且在非活动模式期间导致对电池电力的不合意的消耗。为了在待机模式期间减少泄漏本文档来自技高网...

【技术保护点】
１．一种存储器装置，其包含：存储器核心阵列，其包括多个位线；外围逻辑，其经配置以与所述存储器核心阵列介接；至少一个脚开关，其经配置以隔离所述外围逻辑；以及头开关，其经配置以使预充电电流路径与到所述存储器核心阵列的所述多个位线的供应电压隔离。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：陈南，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US