本发明专利技术涉及一种数字信号发生器，用于提供本地振荡器信号的一个或多个相位，以供在数模转换器和谐波抑制混频器中使用。所公开的实施例包括一种用于射频接收机的混频器的本地振荡器信号发生器(200)，所述本地振荡器信号发生器(200)包括：比特序列发生器(201)，具有多个并行输出线(203)；数字信号发生器(202)，具有串行输出线(204)和与比特序列发生器(201)的相应输出线(203)相连的多个输入线；以及时钟信号输入线(205)，其中，数字信号发生器(202)被配置为：以时钟信号输入线(205)上提供的时钟信号所给出的速率，根据多个输入线(203)上来自比特序列发生器(201)的比特序列所给出的序列，在串行输出线(204)上提供输出比特序列。
【技术实现步骤摘要】
本专利技术涉及一种提供本地振荡器信号的一个或多个相位以供数模转换器和谐波抑制混频器使用的数字信号发生器。
技术介绍
作为诸如电视调谐器之类的宽带RF接收机中的下变频处理的一部分，通常使用数模转换器(DAC)和谐波抑制混频器(例如，见参考文件1或幻。这种接收机中的DAC混频器可以被配置为通过将由多相数字本地振荡器(LO)信号来驱动的多个硬切换子混频器的输出进行组合，来近似正弦波混频波形。在图1中示出了示例系统，在图1中，LO产生模块101向10比特DAC混频器102提供多相LO信号。多相LO信号驱动DAC混频器102中的多个子部分混频器KM1-KMn,并且DAC混频器102的加权求和输出传递接收到的RF信号的下变频结果。LO产生模块101包括可编程计数器103，通常通过将多个简单分频器与不同的模块串联来实现可编程计数器103。可编程计数器103的输出用于对RAM查找表(LUT) 105进行寻址，RAM查找表(LUT) 105的输出被提供给编码器106，以产生多相LO信号。图1所示以及在参考文献1中公开的多相LO发生器的类型需要使用延迟锁定环路(DLL)来同步不同的输出。这种方法是复杂的，因为动态元素匹配(DEM) 107和同步108 均必须在高频下下并且在一个步骤中执行。
技术实现思路
本专利技术的目的是解决上述问题中的一个或多个问题。根据本专利技术的第一方面，提供了一种本地振荡器信号发生器，所述本地振荡器信号发生器用于射频接收机的混频器，所述本地振荡器信号发生器包括比特序列发生器，具有多个并行输出线；数字信号发生器，具有串行输出线和与比特序列发生器的相应输出线相连的多个输入线；以及时钟信号输入线，其中，数字信号发生器被配置为以时钟信号输入线上提供的时钟信号所给出的速率，根据多个输入线上来自比特序列发生器的比特序列所给出的序列，在串行输出线上提供输出比特序列。本专利技术的优点在于，具有灵活性并且能够确保同步的输出信号，这是由于使用了对串行输出信号加以限定的并行数字信号输入，以及使用单个时钟信号来控制数字信号发生器，该数字信号发生器用作复用器。采用公共时钟信号，多个这样的发生器可以组合，以实现多相数字LO发生器。比特序列发生器可以采用存储器、计数器或查找表的形式，包括与第η级的复用器模块的并行输入连接的2"个并行输出线，其中，η是正整数。将存储器用于比特序列发生器的优点在于，可以任意改变并行数字输入，以在串行输出信号中产生不同比特序列，从而允许发生器产生更宽范围的输出信号，而在对灵活性需求较低的情况下，例如，在仅需要设定的比特序列的情况下，可以使用查找表或计数器的更简单结构。数字信号发生器可以包括多个并行至串行复用器模块，每个复用器被配置为在时钟信号输入的控制下根据一对并行输入来提供串行输出，从包括一个复用器模块的第一级到包括2"-1个复用器模块的第η级来按级布置复用器模块，第二级到第η级具有是前一级的模块数目的二倍的模块数目，并且具有与前一级的模块的并行输入相连的串行输出。复用器模块的分级树布置的优点在于，只有第一级需要在最高时钟频率下工作， 其他级在逐渐降低的频率下工作。为了使得不同复用器模块能够在不同时钟频率下工作，本地振荡器信号发生器可以包括η-1个时钟信号分频器，η-1个时钟信号分频器被配置为以输入时钟信号的速率的二分之一来提供输出时钟信号，并且连接在相邻级的复用器模块的时钟信号输入之间，其中，时钟信号输入线连接至时钟信号分频器中的第一时钟信号分频器，并且连接至第一级的复用器模块的时钟信号输入，使得第一级的复用器模块以施加到时钟信号输入线的时钟信号的速率来提供串行数字信号输出。这样，需要最小数目的分频器来操作数字信号发生器，并且所有时钟信号彼此同步。在需要比特序列发生器来在数字信号发生器的并行输入处提供不同比特序列的情况下，第η-1时钟信号分频器的输出可以连接至比特序列发生器的时钟信号输入，在这种情况下比特序列发生器优选地是存储器模块。比特序列发生器因此可以被配置为响应于从第η-1时钟信号分频器施加到时钟信号输入的时钟信号的连续脉冲，向第η级的复用器模块的并行输入提供连续比特序列。比特序列发生器工作在比数字信号发生器的输出的频率低得多的频率下，这会显著降低所需的发生器复杂度。第η-1时钟信号分频器的输出可以经由反相器连接至比特序列发生器的时钟信号输入，反相器使得能够在对第η级复用器模块被时钟控制为读取比特序列之前，触发比特序列发生器提供新的比特序列。本专利技术的每个实施例中的数目η是正整数，并且优选地大于2。这里所公开的实施例具有值η = 3或η = 4，但是可以选择η的其他值。本专利技术的实施例可以包括被配置为提供多个串行数字输出信号的本地振荡器信号发生器，该信号发生器包括根据本专利技术第一方面的多个数字信号发生器，其中，数字信号发生器连接至公共时钟信号输入。这种布置的优点在于，不同的本地振荡器信号彼此同步， 而同时保持具有从每个发生器提供的不同信号的灵活性。本专利技术的实施例还可以包括被配置为提供多个相移数字输出信号的本地振荡器信号发生器，该信号发生器包括根据本专利技术第一方面的数字信号发生器，并且还包括与数字信号发生器的串行输出串联的移位寄存器序列。这种布置允许从公共发生器中获得本地振荡器信号的项控序列，公共发生器可以用于产生用于与RF接收信号混频的精确本地振荡器信号。根据本专利技术的第二方面，提供了一种操作根据第一方面的本地振荡器信号发生器的方法，所述方法包括比特序列发生器产生比特序列，并且在多个并行输出线处向数字信号发生器提供序列。数字信号发生器以在时钟信号线上提供的时钟信号所给出的速率，根据来自比特序列发生器的比特序列所给出的序列，在串行输出线上提供输出比特序列。该方法还可以包括在串行输出线上向用于转换输入射频信号的混频器提供比特序列。附图说明以下参照附图更详细地描述根据本专利技术的示例实施例，在附图中图1是组合的数字LO发生器和10比特DAC混频器的示意图；图2是根据本专利技术实施例的本地振荡器信号发生器的示意图；图3是图2的本地振荡器信号发生器的更详细示意图；图4是多相本地振荡器信号发生器的示意图；图5是示例复用器模块的电路图；图6是组成数字信号发生器的复用器模块和时钟分频器的示例布置的电路图；图7是与数字信号发生器相组合的比特序列发生器的示例电路框图；图8是来自数字信号发生器的输出时钟控制波形(clocked waveform)的图；图9是示出了具有公共时间周期的三个相控波形(phased waveform)的示意图；图10是示出了图9中不同波形的相对相位的图；图11是示出了具有公共时间周期的5个相控波形的示意图；图12是示出了图11中不同波形的相对相位的图；图13是与一系列时钟控制移位寄存器相组合的示例数字信号发生器的示意框图；以及图14是多相下变频器的示意框图，所述多相下变频器用于与来自图13的数字信号发生器的多个本地振荡器信号相连接。具体实施例方式在图2中示出了本地振荡器信号发生器200的示例实施例。本地振荡器信号发生器200包括存储器201形式的比特序列发生器，所述比特序列发生器具有多个并行输出线 203 ；数字信号发生器202，具有串行输出线204和与存储器201的相应输出线203相连的多个输入线。时钟本文档来自技高网...
【技术保护点】
１．一种用于射频接收机的混频器的本地振荡器信号发生器（２００），所述本地振荡器信号发生器（２００）包括：比特序列发生器（２０１），具有多个并行输出线（２０３）；数字信号发生器（２０２），具有串行输出线（２０４）和与比特序列发生器（２０１）的相应输出线（２０３）相连的多个输入线；以及时钟信号输入线（２０５），其中，数字信号发生器（２０２）被配置为：以时钟信号输入线（２０５）上提供的时钟信号所给出的速率，根据多个输入线（２０３）上来自比特序列发生器（２０１）的比特序列所给出的序列，在串行输出线（２０４）上提供输出比特序列。
【技术特征摘要】
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【专利技术属性】
技术研发人员：内纳德·帕夫洛维克，约翰内斯·胡伯图斯·安东尼奥斯·布雷克尔曼斯，扬·范信德瑞，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL
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