用于降低存储设备功耗的方法和系统技术方案

一种用于降低存储设备功耗的方法和系统。在本发明专利技术的一个实施例中，存储设备是N路组相联1级(L1)高速缓冲存储器并且存在与该数据高速缓冲存储器耦合的逻辑来响应于加载指令或存储指令促成仅对N路组相联L1高速缓冲存储器的N路的部分进行访问。在本发明专利技术的一个实施例中，通过减少针对每个加载或存储请求的访问N路组相联L1高速缓冲存储器的路的数量，降低了N路组相联L1高速缓冲存储器的功率要求。在本发明专利技术的一个实施例中，当作出对高速缓冲存储器的访问仅需要N路组相联L1高速缓冲存储器的数据阵列的预测时，停用或禁用对填充缓冲器的访问。

【技术实现步骤摘要】

本专利技术涉及存储设备，并且更具体但不排他地涉及用于降低存储设备功耗的方法和系统。
技术介绍
诸如高速缓冲存储器的存储设备允许处理器通过将主存储器的最近使用的副本存储在高速缓冲存储器的高速缓存行中来更块地执行指令。如果程序需要的指令或数据存储在高速缓冲存储器的高速缓存行中，那么可以降低程序的访问延迟。当高速缓冲存储器未命中事件发生时，在乱序(out-of-order)微架构中使用非阻塞高速缓冲存储器来避免处理器的停顿。即使存在高速缓冲存储器未命中事件，诸如填充缓冲器的专用硬件允许服务后面的加载和存储请求。填充缓冲器可以包含任意状态的高速缓存行的副本，并且在加载或存储请求的执行期间，每当数据高速缓存被访问时，都会对该填充缓冲器进行访问。主存储器的存储器行可以位于填充缓冲器中或数据高速缓存中， 但不会同时位于二者中。1级高速缓冲存储器被处理器频繁地访问并且其大小和组相联 (set-associative)配置可以影响处理器的性能。例如，1级高速缓冲存储器可以具有32 千字节的大小、8路组相联配置并且可以每高速缓冲存储器行包含64字节。要针对加载请求访问1级高速缓冲存储器，必须读取高速缓冲存储器组的所有8个路以确定从哪个路得到所需要数据。附图说明根据主题的以下详细描述，本专利技术的实施例的特征和优点将会变得显而易见，其中图1说明了根据本专利技术的一个实施例的处理单元的框图；图2说明了根据本专利技术的一个实施例的存储器执行单元和1级数据高速缓冲存储器的框图；图3说明了根据本专利技术的一个实施例的从虚拟地址到物理地址的映射；图4说明了根据本专利技术的一个实施例的处理混淆(aliasing)事件的流程图；图5说明了根据本专利技术的一个实施例的降低高速缓冲存储器的功耗的流程图；以及图6说明了根据本专利技术的一个实施例的用于实现本文公开的方法的系统。 具体实施例方式在附图中以示例的方式而非限制的方式说明了本文描述的专利技术的实施例。为了说明的简单和清楚，附图中说明的元件未必按照比例绘制。例如，为了清楚，可以相对其他元件放大一些元件的尺寸。此外，当认为合适时，在附图之间重复使用参考标号以指示对应或类似的元件。说明书中对于本专利技术的“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性包括在本专利技术的至少一个实施例中。因此，整个说明书中各个位置出现的短语“在一个实施例中”不是必然都指同一实施例。本专利技术的实施例提供了用于降低存储设备的功耗的方法和系统。在本专利技术的一个实施例中，存储设备是N路组相联1级(Li)高速缓冲存储器，其中N是整数并且具有大于 1的值。存在与数据高速缓冲存储器耦合的逻辑，以响应于加载指令或存储指令促成仅对N 路组相联Ll高速缓冲存储器的N路的部分进行访问。在本专利技术的一个实施例中，通过减少针对每个加载或存储请求的访问N路组相联Ll高速缓冲存储器的路的数量，降低了 N路组相联Ll高速缓冲存储器的功率要求。例如，在本专利技术的一个实施例中，存储设备是8路组相联Ll高速缓冲存储器并且它被划分为两组阵列，其中每组阵列具有4路访问。当接收到加载或存储指令时，仅选择两组阵列中的一组，即仅访问8路组相联Ll高速缓冲存储器的8路中的4路。在本专利技术的一个实施例中，两组阵列之间的选择是基于8路组相联Ll高速缓冲存储器的虚拟地址的地址位的。在本专利技术的一个实施例中，N路组相联Ll高速缓冲存储器具有一个或多个填充缓冲器以允许在处理器上执行乱序指令，即N路组相联Ll高速缓冲存储器是非阻塞高速缓冲存储器。在本专利技术的一个实施例中，当作出对高速缓冲存储器的访问仅需要N路组相联Ll 高速缓冲存储器的数据阵列的预测时停用或禁用对于填充缓冲器的访问。在本专利技术的一个实施例中，由于与填充缓冲器相关联的逻辑被停用，所以降低了 N路组相联Ll高速缓冲存储器的功耗。存储设备包括但不限于高速缓冲存储器、高速缓存数据阵列、高速缓存标签阵列等。图1说明了根据本专利技术的一个实施例的处理单元105的框图100。在本专利技术的一个实施例中，处理单元105具有指令提取和发布单元110、总线控制器120、执行单元130以及Ll数据高速缓冲存储器140。处理单元105的总线控制器120与系统接口 150耦合以连接到其他部件，该其他部件包括但不限于主存储器、2级高速缓冲存储器、芯片组等。指令提取和发布单元110通过总线控制器120经由系统接口 150或任何其他外部总线从外部存储器或主存储器提取指令。所提取的指令被存储在指令高速缓冲存储器115中。在本专利技术的一个实施例中，总线控制器120管理处理单元105中的高速缓存一致性转移。执行单元130接收和执行来自指令提取和发布单元110的所提取的指令，并且执行算术和逻辑运算，该算术和逻辑运算包括但不限于加、减、逻辑AND、整数乘、存储器操作等。在本专利技术的一个实施例中，执行单元130具有存储器执行单元135以在处理单元105 中执行存储器访问操作，该存储器访问操作包括但不限于加载和存储操作。存储器执行单元135接收来自调度器的加载和存储操作并且执行它们以完成存储器访问操作。在本专利技术的一个实施例中，存储器执行单元135与Ll数据高速缓冲存储器140相耦合，其中所述Ll数据高速缓冲存储器140具有Ll数据阵列142、L1标签阵列144和填充缓冲器146。Ll数据高速缓冲存储器140具有其他部件，例如为了说明的清楚而没有在图 1中示出的转换后援缓冲器(TLB)。在本专利技术的一个实施例中，Ll数据高速缓冲存储器140 具有逻辑来控制填充缓冲器146的访问并且将存储器访问操作限制到Ll数据阵列142和Ll标签阵列144的高速缓存路的仅仅一部分。图2说明了根据本专利技术的一个实施例的存储器执行单元135和Ll数据高速缓冲存储器140的框图200。为了说明的清楚，参考图1来讨论图2。在本专利技术的一个实施例中，Ll数据高速缓冲存储器140是8路组相联Ll高速缓冲存储器。在本专利技术的一个实施例中，Ll数据高速缓冲存储器140中的Ll数据阵列142和Ll标签阵列144被划分为两个部分或两个组。Ll数据阵列142被划分为4路Ll数据阵列 220和4路Ll数据阵列 225οLl路3-0读取启用信号202和Ll路7_4读取启用信号204分别控制4路Ll数据阵列220和4路Ll数据阵列225的访问或激活。例如，在本专利技术的一个实施例中，如果只允许或需要访问4路Ll数据阵列220，那么断言(assert) Ll路3-0读取启用信号202以启用4路Ll数据阵列 220以及解除断言(de-assert) Ll路7_4启用信号204以禁用4路Ll数据阵列 225。组选择(set_select)信号206耦合到4路Ll数据阵列 220和4路Ll数据阵列225以选择要访问的期望或需要的组。例如，在本专利技术的一个实施例中，Ll数据高速缓冲存储器140是具有32千字节、64组并且每组具有8路高速缓存访问的高速缓冲存储器。为了执行加载或存储指令，使用组选择信号206来选择期望的组并且8路复用器 (mux) 260选择该期望的组的哪一路来作为读取的数据沈2。由路命中矢量270生成8路复用器沈0的控制信号。在本专利技术的一个实施例中，路命中矢量270具有8位来表示Ll数据高速缓冲存储器140的8路中的哪一路被本文档来自技高网...

【技术保护点】
１．一种装置，包括：具有多个路的数据高速缓冲存储器；以及与所述数据高速缓冲存储器耦合的逻辑，其用于响应于加载指令或存储指令促成仅对所述数据高速缓冲存储器的所述多个路的部分进行访问。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：E·科亨，O·马古利斯，R·萨德，S·施瓦兹曼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US