具有多个保持器的存储器电路制造技术

一种存储器电路，包含以列的形式排列的第一存储器阵列组。此存储器电路包含第一保持器组，其中每个保持器与第一存储器阵列组中相对应的一存储器阵列电耦合。第一限流器与第一保持器组电耦合，并由第一保持器组共享。本发明专利技术可缩减存储器电路的面积。

【技术实现步骤摘要】

本公 开涉及半导体电路领域，且特别涉及具有多个保持器的存储器电路。
技术介绍
存储器电路已被使用在各种应用当中。一般而言，存储器电路包括动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路及非易失性存储器电路。静态随机存取存储器电路包含多个存储器单元。传统的六晶体管静态随机存取存储器电路具备存储器单元阵列，其中每一个存储器单元有六个晶体管。六晶体管静态随机存取存储器的存储器单元与位线BL、反相位线BLB以及字线WL耦合。六个晶体管当中的四个构成两个交叉耦合反相器以存储表示成“0”或“1”的数据项。其余的两个晶体管当作存取晶体管来控制存在存储器单元内数据项的存取。
技术实现思路
本专利技术的目的在于克服现有技术中的缺陷。本专利技术公开具有多个保持器的存储器电路。依据本专利技术一实施例公开的一种存储器电路，包括一第一存储器阵列组，以列的形式排列；一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合；以及一第一限流器，电耦合于该第一保持器组并由该第一保持器组共享。依据本专利技术另一实施例公开的一种存储器电路，包括一第一限流器，其中该第一限流器包括一第一晶体管；一第一存储器阵列组，以列的形式排列；以及一第一保持器组， 每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合，该第一保持器组与该第一限流器电耦合，其中至少一组的該第一保持器组中每个该第一保持器包括至少一个第二晶体管；以及一逻辑门，其中该逻辑门的输出端与所述至少一个第二晶体管的栅极电耦合，并且至少一个该逻辑门的输入端与所述至少一个第二晶体管的至少一个漏极电耦合。依据本专利技术又一实施例公开的一种存储器电路，包括一第一限流器，被设置为在感测期间控制流经该第一限流器的第一电流，其中该第一限流器包括一第一晶体管；一第一存储器阵列组，以列的形式排列，其中该第一存储器阵列组中每个该第一存储器阵列包含至少一个具有读端口的存储器单元，假若在感测期间该读端口为启动且压降跨在该读端口上，则该读端口被设置为允许第一电流流经该读端口 ；一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合，其中至少一组的該第一保持器组中每个该第一保持器包括至少一个第二晶体管，其中所述至少一个第二晶体管的至少一个源极端与该第一限流器耦合；以及一逻辑门，其中该逻辑门的输出端与所述至少一个第二晶体管的栅极电耦合，并且至少一个该逻辑门的输入端与所述至少一个第二晶体管的至少一个漏极电耦合。本专利技术可缩减存储器电路的面积。附图说明图1所示为一示范存储器电路，包含一个与多个保持器耦合的限流器。图2所示为另一示范存储器电路，包含一个与多个第一种示范保持器耦合的限流器。图3所示为另一示范存储器电路，包含一个与多个第二种示范保持器耦合的限流器。图4所示为一示范存储器电路，包含一个与多个第三种示范保持器耦合的限流器。图5所示为一示范存储器电路，包含一个与多个第四种示范保持器耦合的限流器。图6所示为另一存储器电路，具有一个被二列保持器共享的限流器。图7所示为另一存储器电路，具有二个有各自对应保持器行列的限流器。图8所示为一包含示范存储器电路的系统。其中，附图标记说明如下100 存储器电路；IOla IOld 存储器阵列；103a 103d 保持器；105a 105b 存储器单元；107、109、121a、121b 晶体管；IlOa 限流器；120a 120b 非门；130a 130b 与非门；131a 131b、133a 133b 晶体管；140a 140b 非门；141a 141b 晶体管；150a 150b 与非门；151a 151b、153a 153b 晶体管；200 存储器电路；201a 201d、211a 211d 存储器阵列；203a 203d、213a 213d 保持器；210a 限流器；300 存储器电路；301a 301d、311a 311d 存储器阵列；303a 303d、313a 313d 保持器；310a 310b 限流器；800 电子系统；801 存储器电路；810 处理器；ml m4 晶体管；BL 位线；BLB 位线杆；WLl WL2 字线；Nl N3:节点。具体实施例方式本专利技术的公开数据通过阅读下列细节说明配合对应图示能更加了解。须强调的是，依照工业标准作法，各种不同的特征未按照比例绘制，并只用作说明用途。事实上，各种不同特征的数目和尺寸可任意增加或减少以便于讨论的明确。一般而言，静态随机存取存储器电路具有多个存储器阵列以及多个保持器。这些存储器阵列和保持器交错配置在静态随机存取存储器电路的一列中。每个保持器有一个与反相器电耦合的长沟道晶体管。此长沟道晶体管的沟道长度基本上大于核心晶体管的沟道长度。因为每个保持器皆有长沟道晶体管，静态随机存取存储器电路的大面积被用来容纳这些保持器的长沟道晶体管。据了解，以下公开提供很多不同的实施例或例子以便于执行应用的不同特色。组成元件与布置的具体例子在下列叙述以简化目前的公开。当然这些仅仅是例子而且不拟限制。另外，此公开可能在不同例子中重复参考数字和/或字母。这种重复是为了简单明了而非用于指定不同实施例和/或讨论的构造之间的关系。除此之外，关于此公开，当述及特征的结构加在其他特征上、连接至其他特征和/或耦合至其他特征时，可包括特征直接接触的实施例，也可包括外加特征被插入原有特征中的实施例，使得特征可能不是直接接触。另外，空间相关的措辞，例如“下面的”、“上面的”、“水平的”、“垂直的”、“在.· ·之上”、 “在...之下”、“上”、“下”、“顶端”、“底端”等等，以及由此的延伸(例如“水平地”、“向下地”、“向下地”等等)皆是为了容易叙述此公开中特征间的关系。这些空间相关的措辞旨在含括装置所具特征的不同方向。图1为示范存储器电路的表示图，此存储器电路包含一个与多个保持器耦合的限流器。图1中，存储器电路100可包括多个存储器阵列，如存储器阵列lOla-lOld，以及多个保持器，如保持器103a-103d。在一些实施例中，存储器电路100可为静态随机存取存储器电路，例如单端口感测静态随机存取存储器电路或多端口静态随机存取存储器电路；存储器电路100也可为嵌式静态随机存取存储器电路，例如单端口感测嵌式静态随机存取存储器电路或多端口嵌式静态随机存取存储器电路；存储器电路100也可为其他种类的存储器电路。须注意图1中存储器阵列和保持器的数目只是举例。在一些实施例中，可以 加入更多存储器阵列和/或保持器。在一些实施例中，每个保持器103a-103d可与存储器阵列IOla-IOld中相对应的一存储器阵列电耦合。存储器电路100可包含至少一个限流器，如限流器110a。限流器 IlOa可与保持器103a-103d电耦合并且由保持器103a-103d共享。在一些实施例中，限流器IlOa可电耦合于提供电源电压的电源线之间，例如提供Vdd与Vss (未在图中表示)的电源线之间或Vdd电源线与接地线(未在图中表示)之间。在一些实施例中，限流器IlOa可被设置为控制和/或限制在感测数据项期间所流经限流器IlOa的电流，而此数据项存储于存储器阵列IO本文档来自技高网...

【技术保护点】
１．一种存储器电路，包括：一第一存储器阵列组，以列的形式排列；一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合；以及一第一限流器，电耦合于该第一保持器组并由该第一保持器组共享。

【技术特征摘要】
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【专利技术属性】
技术研发人员：蓝丽娇，陶昌雄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71