本发明专利技术名称为“使集成存储器控制器能透明地与有缺陷存储器装置工作”。本发明专利技术的实施例主要涉及用于使集成存储器控制器能够透明地与有缺陷的存储器装置工作的系统、方法和设备。在一些实施例中，在存储器模块的正常操作期间在存储器模块上强制实行边际条件。术语“边际条件”指不符合存储器模块的指定(或“正常”)操作条件的条件。存储器模块可响应边际条件而表现出故障，并且补偿机制可减轻故障。
【技术实现步骤摘要】
本专利技术的实施例主要涉及集成电路领域，并且更具体地说，涉及用于使得集成存 储器控制器能够透明地与有缺陷的存储器装置工作的系统、方法和设备。
技术介绍
动态随机存取存储器装置(DRAM)的密度一直在以相当大的速率增长。另外，存 储器模块上DRAM的数量(以及计算系统中存储器模块的数量)也一直在以相当大的速率 增长。所有这些制造的组件服从相同的统计成品率模式，并且这意味着在DRAM密度增大 时，制造的组件中在有缺陷的比特的风险方面存在对应的增大。DRAM的当前成品率大约是 90%。带有有缺陷的比特的组件被丢弃，并且如果可能的话作为更低密度芯片出售。另一 方面，不断增大的计算机操作系统的存储器封装(footprint)和数据处理需求继续推动计 算系统中对更大存储器子系统的需要。在几乎所有段中，存储器子系统成本正变成计算系 统的总成本的一个相当大的部分。
技术实现思路
本专利技术提供一种集成电路，包括第一逻辑，在存储器模块的正常操作期间在所述 存储器模块上强制实行边际条件，其中所述存储器模块将与所述第一逻辑耦合；以及第二 逻辑，补偿在所述存储器模块上强制实行的所述边际条件。本专利技术还提供一种方法，包括初始化计算系统；在存储器模块的正常操作期间 在所述存储器模块上强制实行边际条件；以及补偿在所述存储器模块上强制实行的所述边 际条件。本专利技术还提供一种系统，包括存储器模块，提供用于计算系统的主存储器的至少 一部分；以及集成电路，经存储器互连与所述存储器模块耦合。所述集成电路包括第一逻 辑，在所述存储器模块的正常操作期间在所述存储器模块上强制实行边际条件；以及第二 逻辑，补偿在所述存储器模块上强制实行的所述边际条件。附图说明在附图的图形中，本专利技术的实施例通过示例方式而不是限制方式来示出，图中，相 似的引用数字表示类似的元件。图1是示出根据本专利技术的一个实施例实现的计算系统的选定方面的高层框图。图2是示出在存储器模块上强制实行边际条件和补偿强制实行的边际条件的逻 辑的选定方面的框图。图3是示出根据本专利技术的一个实施例的用于操作存储器模块的方法的选定方面 的流程图。图4是示出根据本专利技术的一个实施例、用于补偿在存储器模块上强制实行的边际 条件的方法的选定方面的流程图。具体实施例方式本专利技术的实施例主要涉及用于使得集成存储器控制器能够透明地与有缺陷的存 储器装置工作的系统、方法和设备。在一些实施例中，在存储器模块的正常操作期间在存储 器模块上强制实行边际条件。术语“边际条件”指不符合存储器模块的指定(或“正常”) 操作条件的条件。存储器模块可响应边际条件而表现出故障，并且补偿机制可减轻故障。图1是示出根据本专利技术的一个实施例实现的计算系统的选定方面的高层框图。系 统100包括集成电路102、DRAM子系统104和存储器互连106。在备选实施例中，系统100 可包括更多元件、更少元件和/或不同元件。集成电路102包括控制与DRAM子系统104的信息的传送的逻辑。在所示实施例 中，集成电路102包括处理器核108和逻辑110。处理器核108可以是广范围的处理器核的 任何核，包括通用处理器核、图形处理器核及诸如此类。逻辑110在广义上表示广泛的逻辑 阵列，包括例如存储器控制器、非核(uncore)及诸如此类。在一些实施例中，逻辑110还包括在存储器模块上(或DRAM子系统104的另一元 件上)强制实行边际条件的逻辑和补偿强制实行的边际条件的逻辑。术语“边际条件”在 广义上指超出(公共的或专有的)规范、标准、协议及诸如此类所定义的正常操作条件的界 限的条件。例如，在规范或标准中一般为存储器模块定义关于电压、温度和刷新率的正常操 作条件。短语“强制实行边际条件”指在被视为装置的“正常”值的范围之外操作装置(例 如，存储器模块)。在一些实施例中，“强制实行边际条件”指强制实行被视为“正常”的值(例如，如 规范、标准或诸如此类所定义的)之外的电压、温度和/或刷新率。例如，在一些实施例中， 逻辑110强制实行某个刷新率，其低于为存储器模块112指定的刷新率。强制实行更低刷 新率的优点包括在整体系统性能方面的提高，因为系统在刷新中对其存储器花费更少的时 间。另外，DRAM子系统104消耗的功率可通过降低刷新率而降低。类似地，在更低电压下 操作能产生功率节省。在备选实施例中，逻辑110可在存储器模块112上(和/或DRAM子 系统104的任何其它元件和/或互连106上)强制实行不同的边际条件。短语“补偿强制实行的边际条件”指检测DRAM子系统104的性能变化和/或补偿 那些变化。例如，在一些实施例中，逻辑Iio在存储器模块112上强制实行降低的刷新率。 模块112中一些存储器位置可能响应降低的刷新率而表现出缺陷。逻辑110可检测到那些 缺陷并对它们进行补偿。例如，在一些实施例中，逻辑110可将存储在“有缺陷”存储器位 置中的信息转移到另一位置(例如，已知操作正常的位置)。下面参照图2-4，进一步论述 逻辑110的方面。DRAM子系统104为系统100提供至少一部分主存储器。在所示实施例中，DRAM子 系统104包括一个或多个存储器模块112。模块112可以是广范围的存储器模块的任何模 块，包括双列直插式存储器模块(DIMM)、小外形01匪(30-01匪)及诸如此类。每个模块112 可具有一个或多个DRAM 114(并可能具有其它元件，如寄存器、缓冲器及诸如此类)。DRAM 114可以是广范围的装置的任何装置，包括几乎任何一代的双倍数据速率(DDR)DRAM。图1所示的实施例示出集成存储器控制器(例如，与处理器集成)。然而，要理解， 在一些实施例中，存储器控制器可以是用于计算系统100的芯片组的一部分。在此类实施例中，强制实行边际条件的逻辑和补偿边际条件的逻辑也可以是计算系统的一部分。图2是示出在存储器模块上强制实行边际条件的逻辑和补偿强制实行的边际条 件的逻辑的选定方面的框图。在所示实施例中，集成电路200包括边际条件逻辑201、纠错 码(ECC) 202、硬错误检测逻辑204、重新安置逻辑206和存储器映射208。在备选实施例中， 集成电路200可包括更多元件、更少元件和/或不同元件。边际条件逻辑201包括在DRAM子系统(例如，图2所示的DRAM子系统204)的一 个或多个元件上强制实行边际条件的逻辑。在一些实施例中，逻辑201包括以降低的刷新 率操作一个或多个存储器模块的逻辑。在其它实施例中，逻辑201包括在存储器子系统上 强制实行边际电压和/或边际温度的逻辑。在仍有的其它实施例中，逻辑201可在DRAM子 系统的一个或多个元件上强制实行不同的边际条件。ECC逻辑202包括检测和校正从DRAM子系统(例如，图1所示的DRAM子系统104) 读取的信息(例如，数据和/或代码)中的选定错误的逻辑。例如，ECC逻辑202可与存储 器互连(例如，图1所示的互连106)的选定部分耦合。在数据通过互连(从存储器模块) 到达时，ECC 202检查数据中是否有错误。ECC 202可使用广范围的算法的任何算法来检查 数据(例如，奇偶校验、单错误校正-双错误检测(SE⑶EC)、Chipkill及诸如此类)。在一 些实施例中，如果ECC 202检测到错误，则它将有本文档来自技高网...
【技术保护点】
１．一种集成电路，包括：第一逻辑，在存储器模块的正常操作期间在所述存储器模块上强制实行边际条件，其中所述存储器模块将与所述第一逻辑耦合；以及第二逻辑，补偿在所述存储器模块上强制实行的所述边际条件。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：S·M·达塔，J·W·亚历山大，M·S·纳图，R·罕纳，M·J·库马，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US
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