3D电感器和变压器制造技术

根据实施例，一种半导体器件包括半导体晶片、中介层以及将半导体晶片结合至中介层的导电凸块。半导体晶片包括第一金属化层，并且第一金属化层包括第一导电图案。中介层包括第二金属化层，并且第二金属化层包括第二导电图案。一些导电凸块将第一导电图案电连接至第二导电图案以形成线圈。其他实施例考虑线圈、电感器和/或变压器的其他结构，并考虑多种制造方法。

【技术实现步骤摘要】

本专利技术总的来说涉及三维(3D)电感器及其制造方法，更具体地，涉及在半导体封装中使用中介层的3D电感器和/或变压器及制造方法。
技术介绍
因为集成电路(IC)的专利技术，半导体工业由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度连续提高而经历了连续快速的发展。就绝大部分而言， 这种集成密度的提高归因于最小部件尺寸的重复减小，这使得更多组件集成到给定区域中。这些集成改进本质上基本为二维QD)的，这是因为被集成组件占用的体积主要在半导体晶圆的表面上。尽管光刻的显著改进导致2D IC形成的显著改进，但存在对可以二维实现的密度的物理限制。这些限制之一为需要制造这些组件的最小尺寸。此外，当将更多的器件放到一个芯片中时，要求更加复杂的设计。尤其在射频(RF)和混合信号设计中，常用电感器和变压器。然而，这些组件的2D 集成通常要求在IC产品中的大量芯片区域。此外，因为一般期望减小这些部件尺寸，所以这些组件中的金属线尺寸也会减小，由此增加了金属线的阻抗。增加的阻抗又会降低这些电感器和变压器的品质⑴)因数。此外，在芯片或晶片上具有电感器和变压器会引起电感器和变压器的磁通量穿过芯片。磁通量可以与芯片中的器件(诸如晶体管、金属线和/或互连)连接，从而产生不需要的噪声。因此，本领域需要克服所提出的这些缺陷。
技术实现思路
根据一个实施例，一种半导体器件包括半导体晶片、中介层以及将半导体晶片结合到中介层的导电凸块(conductive bump)。半导体晶片包括第一金属化层，并且第一金属化层包括第一导电图案。中介层包括第二金属化层，并且第二金属化层包括第二导电图案。 导电凸块中的一些将第一导电图案电连接至第二导电图案以形成线圈(coil)。其中，所述第一导电图案和所述第二导电图案中的每一个都包括至少两条轨迹链路，其中，所述第一导电图案和所述第二导电图案之一的至少两条轨迹链路是横向链路，所述横向链路中的每一个都连接所述第一导电图案和所述第二导电图案中另一个的至少两条轨迹链路的各个相邻对。其中，所述第一导电图案和所述第二导电图案中的每一个都包括环形的导电材料。其中，所述中介层还包括其上为所述第二金属化层的基板，并且所述中介层还包括穿透所述基板的贯穿基板通孔，所述贯穿基板通孔电连接至所述第二导电图案。其中，所述半导体晶片还包括第三金属化层，所述第一金属化层在所述第三金属化层上，其中，所述第三金属化层包括第三导电图案，以及所述中介层还包括第四金属化层，所述第二金属化层在所述第四金属化层上，其中，所述第四金属化层包括第四导电图案，其中，所述第三导电图案电连接至所述第四导电图案以形成环绕所述线圈的外线圈，所述线圈为内线圈。该半导体器件还包括所述中介层中的基板，所述第二金属化层在所述基板与所述半导体晶片相对的表面上；以及贯穿基板通孔，延伸通过所述基板，所述贯穿基板通孔将所述第一导电图案电连接至所述第二导电图案。另一个实施例为中介层。中介层包括基板、基板的第一侧上的第一金属化层、第一金属化层上的第二金属化层、基板的第二侧上的第三金属化层、第三金属化层上的第四金属化层以及延伸穿过基板的贯穿基板通孔(Through Substrate Via，TSV)。第一金属化层包括第一导电图案，以及第二金属化层包括第二导电图案。第二侧与第一侧相对。第三金属化层包括第三导电图案，以及第四金属化层包括第四导电图案。至少一个TSV将第一导电图案和第二导电图案之一电连接至第三导电图案和第四导电图案之一以形成第一线圈。 至少另一个TSV将第一导电图案和第二导电图案之一电连接至第三导电图案和第四导电图案之一以形成第二线圈。其中，所述第一导电图案、所述第二导电图案、所述第三导电图案和所述第四导电图案中的每一个都包括至少两条轨迹链路，其中，所述第一导电图案和所述第二导电图案中的每一个的至少两条轨迹链路是横向轨迹，其中，所述至少一个TSV将所述第一导电图案连接至所述第三导电图案和所述第四导电图案之一，以及其中，所述至少一个其他TSV 将所述第二导电图案电连接至所述第三导电图案和所述第四导电图案中的另一个。其中，所述至少一个TSV将所述第一导电图案电连接至所述第三导电图案，以及其中，所述至少一个其他TSV将所述第二导电图案电连接至所述第四导电图案。其中，所述第一导电图案和所述第三导电图案中的每一个都包括环形，其中，所述至少一个TSV将所述第一导电图案电连接至所述第三导电图案，以及其中，所述至少一个其他TSV将所述第一导电图案电连接至所述第三导电图案。其中，所述第二导电图案和所述第四导电图案中的每一个都包括交叉链路。其中，所述第一线圈为由所述第二线圈包围的内线圈。又一实施例为用于形成半导体器件的方法。该方法包括提供半导体晶片；提供中介层；以及使用导电凸块将半导体晶片结合至中介层。半导体晶片包括第一基板和第一基板之上的第一电介质层，并且第一电介质层具有第一导电图案。中介层包括第二基板和第二基板之上的第二电介质层，并且第二电介质层具有第二导电图案。至少一个导电凸块将第一导电图案电连接至第二导电图案以形成线圈。该方法还包括形成延伸通过所述第二基板的贯穿基板通孔(TSV)，所述TSV电连接至所述第二导电图案。其中，所述第一导电图案包括在第一方向上延伸的至少两条轨迹链路，以及所述第二导电图案包括在与所述第一方向不同的第二方向上延伸的至少两条轨迹链路。所述第一导电图案和所述第二导电图案中的每一个都包括环形。再一实施例为用于形成半导体结构的方法。该方法包括提供基板；形成延伸穿过基板的贯穿基板通孔(TSV)；在基板的第一侧上形成第一电介质层；在第一电介质层上形成第二电介质层；在基板与第一侧相对的第二侧上形成第三电介质层；以及在第三电介质层上形成第四电介质层。第一电介质层具有第一导电图案，以及第二电介质层具有第二5导电图案。第三电介质层具有第三导电图案，以及第四电介质层具有第四导电图案。至少一个TSV将第一导电图案和第二导电图案之一电连接至第三导电图案和第四导电图案之一以形成第一线圈。至少另一个TSV将第一导电图案和第二导电图案之一电连接至第三导电图案和第四导电图案之一以形成第二线圈。附图说明为了更完整地理解本专利技术的实施例及其优点，结合附图进行以下描述作为参考， 其中图1是根据一个实施例的使用中介层的3D结构；图2A至图2D示出了根据实施例的一部分3D结构的各种视图；图3A至图3D示出了根据另一实施例的一部分3D结构的各种视图；图4是根据实施例的形成图2A至图2D的实施例的方法；图5是根据另一实施例的形成图3A至图3D的实施例的方法；图6A至图6H示出了根据又一实施例的一部分3D结构的各种视图；图7A至图7D示出了根据再一实施例的一部分3D结构的各种视图；图8是根据实施例的形成图6A至图7D的实施例的方法；图9A和图9B示出了根据再一实施例的一部分3D结构的各种视图；以及图IOA和图IOB示出了根据再一实施例的一部分3D结构的各种视图。具体实施例方式下面描述本专利技术实施例的制造和使用。然而，应该理解，本公开提供了可以在各种具体环境下实现的许多可应用的专利技术思想。所讨论的具体实施例仅仅是制造和使用所公开主题的具体方式的示例，并不用于限制不同实施例的范围。参照具体环境(即，具有包本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：半导体晶片，包括第一金属化层，所述第一金属化层包括第一导电图案；中介层，包括第二金属化层，所述第二金属化层包括第二导电图案；以及导电凸块，将所述半导体晶片结合至所述中介层，所述导电凸块中的一些将所述第一导电图案电连接至所述第二导电图案以形成线圈。

【技术特征摘要】
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【专利技术属性】
技术研发人员：颜孝璁，郭晋玮，胡宪斌，刘莎莉，陈明发，吕哲庆，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71