给出了低功率延迟锁定环(DLL)。在一个实施例中，DLL包括相位检测器，所述相位检测器包括参考输入和反馈输入以确定相位差。DLL还包括控制器，用于确定是否将一个信号提供给参考输入和反馈输入二者，以使得例如在低功率操作期间参考输入和反馈输入接收相同的输入。
【技术实现步骤摘要】
本专利技术的实施例涉及延迟锁定环或锁相环；更具体地说，涉及低功率延迟锁定环或低功率锁相环。
技术介绍
DDR接口通常使用若干DLL(DLL)，其中，每个DLL驱动若干相位内插器(PI)。每个 PI用来提供一个引脚或一组引脚上可调的延迟，以帮助满足定时约束。在非激活期间，由于涉及长的重新锁定时间(通常大约100-200纳秒)，所以没有关闭DLL。只有电路被关闭足够长的时间从而允许DLL在加电后重新锁定时，某些电路才使 DLL断电。在断电模式中(例如，DDR CKE断电)，退出时延常常不能长于10_20纳秒。如果存在这种要求的话，那么DLL不太可能被断电。DDR端口中所有的DLL消耗的总电流可以是大约100毫安。这导致在电路是非激活时功率使用的浪费。通常，DLL可以在多于一个应用中重用但是具有不同的带宽要求。具有可编程带宽的DLL适于设计重用，这将极大地节省开发时间和成本。附图说明根据下面提供的详细描述和本专利技术的各个实施例的附图，将更全面地理解本专利技术的实施例，然而，这不应当视为是将本专利技术限制到特定的实施例，而是仅用于解释和理解。图1是根据本专利技术的一个实施例的低功率延迟锁定环的框图。图2是根据本专利技术的一个实施例的弱锁定(weaklock)操作的波形图。图3是根据本专利技术的一个实施例的可编程频率操作的波形图。图4是用于低功率延迟锁定环的处理的一个实施例的流程图。图5说明了与本专利技术的一个实施例一起使用的计算机系统。具体实施例方式参考延迟锁定环(DLL)给出了用于延迟锁定环(DLL)和锁相环(PLL)的方法和装置。在一个实施例中，DLL包括相位检测器，所述相位检测器包括参考输入和反馈输入以确定相位差。DLL还包括控制器，用于确定是否将一个信号提供给参考输入和反馈输入二者， 以使得例如在低功率操作期间参考输入和反馈输入接收相同的输入。在以下的描述中，阐述了许多细节以提供对本专利技术的实施例的更加透彻的解释。 然而，对本领域的技术人员显而易见的是，可以在没有这些具体细节的情况下实践本专利技术的实施例。在其他实例中，以框图的形式而非细节的形式示出了公知的结构和设备以免模糊本专利技术的实施例。下面详细描述的某些部分是根据对计算机存储器内数据位的操作的算法和符号表示而给出的。这些算法的描述和表示是数据处理领域技术人员用来将他们工作的实质最有效地传达给本领域其他技术人员的手段。算法在这里，并且普遍地，被认为是导致所期望结果的自我一致的(self-consistent)步骤序列。这些步骤是需要物理量的物理处理的那些步骤。虽然不是必须的，但是这些量通常采取能够被存储、传送、组合、比较和以其他方式操作的电信号或者磁信号的形式。主要出于通用的原因，将这些信号称为位、值、元素、符号、字符、项、数等已被证明往往是方便的。然而，应该铭记，所有这些和类似的术语都是与适当的物理量相关联的，并且仅仅是应用于这些量的简便标记。若非具体声明另有所指，否则如从以下讨论中显而易见的是， 应当意识到，在本说明书、讨论中通篇对诸如“处理”、“计算”、“运算”、“确定”或“显示”等等术语的使用是指计算机系统或类似的电子计算设备的动作和/或过程，其将计算机系统的寄存器和存储器中被表示为物理(例如，电子)量的数据操作和/或变换为计算机系统的存储器、寄存器或其它此类信息存储、传输或显示设备中被类似地表示为物理量的其它数据。本专利技术的实施例也涉及用于执行本文中的操作的装置。一些装置可被专门构造来用于要求的目的，或其可包括由存储在计算机中的计算机程序选择性激活或重配置的通用计算机。这样的计算机程序可被存储在计算机可读存储介质中，所述计算机可读存储介质诸如但不限于任意类型的盘，包括软盘、光学盘、CD-ROM、DVD-ROM和磁光盘；只读存储器 (ROM)、随机存取存储器(RAM)、EPROM、EEPROM、NVRAM、磁卡或光卡，或任何类型的适于存储电子指令并且均耦合到计算机系统总线的介质。本文给出的算法和显示并不固有地涉及任何特定的计算机或者其他装置。各种通用系统可以根据本文的教导与程序一起使用，或者，可以证明构造更专业化的装置来执行所需要的方法步骤是方便的。用于各种这些系统的所需结构将出现在下面的描述中。另外， 本专利技术的实施例没有参照任何特定编程语言来描述。将意识到，各种编程语言可以被用来实现本文描述的本专利技术的教导。机器可读介质包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何机构。例如，机器可读介质包括只读存储器(“ROM”)；随机存取存储器(“RAM”)；磁盘存储介质；光存储介质；闪速存储设备等。主要参考低功率DLL讨论本文描述的方法和装置。然而，该方法和装置不局限于低功率DLL，可以结合低功率PLL来实现它们。此外，主要参考处理器计算机系统讨论低功率DLL。它们可以在任何集成电路设备或系统上实现或与之相关联，所述任何集成电路设备或系统例如蜂窝电话、个人数字助理、嵌入式控制器、移动平台、桌面平台或服务器平台。MM参考低功率延迟锁定环(DLL)给出用于DLL和PLL的方法和装置。在一个实施例中，DLL包括相位检测器，所述相位检测器包括参考输入和反馈输入以确定相位差。DLL还包括控制器，用于确定是否将一个信号提供给参考输入和反馈输入二者，以使得例如在低功率操作期间参考输入和反馈输入接收相同的输入。图1是根据本专利技术的一个实施例的低功率延迟锁定环(DLL)的框图。没有示出诸如总线和外设的许多相关的部件以免模糊本专利技术。参考图1，DLL包括控制逻辑101、refclk 掩蔽生成器102、fbclk掩蔽生成器103、计数器105、延迟线110以及包括相位检测器181、 电荷泵182、Nbias生成器183和启动电路184的单元。在一个实施例中，DLL接收例如ckin143、weaklocken 142和programmable_bw 141的输入。DLL的输出(未示出)包括来自延迟线110的输出，其包括fbclk 162。在一个实施例中，上述单元示出为分立的设备。这些单元的一些或全部集成在一个设备或其他设备中的其他实施例是可能的。在其他实施例中，上述单元贯穿系统分布在硬件、软件或它们的某种组合中。在一个实施例中，相位检测器181、电荷泵182、Nbias生成器183、启动电路184和延迟线110是传统DLL的部件。DLL还可以包括环路滤波器。在一个实施例中，延迟线110接收进入时钟(即，ckin 143)并且使用级联延迟级来延迟信号以生成一组等间隔的抽头(tap)。使用偏压(pbias 187和nbias 188)控制通过单独延迟元件的延迟。在一个实施例中，通过使用相同控制抽头来控制延迟线110中的每个延迟级，相等相位距离是可能的。在一个实施例中，延迟线110基于给定的输入生成多相信号(例如，如果时钟周期是400皮秒，那么延迟线100生成相位相等地间隔开约每相位 50皮秒的8个信号)。在一个实施例中，将两个标称(nominally)相同的抽头(通过完整参考时钟周期延迟的抽头，例如，refclk 161和fbclk 162)馈送到相位检测器181 (作为refclk_pfd 155和fbclk_pfd 156)。标称相同的抽头之间的相位误差被电荷泵182和环路滤波电容本文档来自技高网...
【技术保护点】
１．一种用于生成信号的装置，包括：相位检测器，其包括参考输入和反馈输入以确定相位差；以及控制器，用于确定是否将重新锁定执行一个或多个时钟周期的持续时间，以维持由一个或多个偏压单元保持的电压电平。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：P·莫萨利坎蒂，N·A·库尔德，C·P·莫扎克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US
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