处理器和输入/输出中枢的集成制造技术

本发明专利技术描述了用于处理器和输入/输出中枢集成的方法和装置。在一个实施例中，边带信号可使处理器或集成的I/O逻辑的功率管理状态改变。单个集成电路管芯可包括处理器和集成的I/O逻辑。还公开了其它实施例。

【技术实现步骤摘要】

本专利技术一般涉及电子领域。更具体地，本专利技术的实施例涉及用于处理器与输入/ 输出(I/O)中枢集成的技术。
技术介绍
在某些当前实现中，处理器可经由I/O中枢(IOH)与输入/输出(I/O)设备通信。 此外，处理器可被设置在与IOH不同的集成电路(IC)设备上。总线可被用于在这些IC设备之间通信。然而，此类实现会例如由于与在IC设备之间的通信信号有关的延迟而降低速度， 和/或例如由于允许IC设备之间的通信所需的附加电路的存在而增加功耗。并且，分立的 IOH部件可能需要附加的(电路板)空间。附图说明参照附图提供详细描述。在附图中，附图标记最左边的数字标识其中第一次出现该附图标记的附图。在不同附图中使用相同的附图标记表示相似或相同的项目。图1和4-5示出可用于实现本文中所讨论的各个实施例的计算系统的实施例的框图。图2-3和6-7示出了根据某些实施例的在处理器的诸部分之间交换的信号或消肩、ο具体实施例方式在以下描述中，阐述了许多具体细节以提供对诸实施例的透彻理解。然而，在没有这些具体细节的情况下也可实践某些实施例。在其它实例中，并未对公知方法、程序、组件以及电路进行详细描述以免模糊具体实施例。某些实施例涉及减少延迟、降低功耗、降低管芯尺寸和/或降低计算设备中与功率管理有关的复杂度。此外，某些实施例允许两个集成部件之间的更多控制和/或通信带宽，例如，用于进一步改善功率状态的操纵/控制。在实施例中，IOH可与处理器(如在下文中更详细地讨论的可包括一个或多个处理器核)集成在相同的IC设备上。这允许去除仅芯片外通信所需要的逻辑。例如，可去除与横跨互连(例如，物理链路)的片外信号传输有关的逻辑。并且，可去除通常控制物理链路的传输、训练、测试、功率状态管理等的逻辑。虽然去除物理链路和附加逻辑，但在某些实施例中可保持相同的通信机制，例如以允许与其它现存的逻辑、通信协议、设计需求等兼容。例如，在基于QPI (快速路径互连) 的处理器中，可去除QPI物理层和下部链路层。对于伴随的Ι0Η，可去除物理层。在某些实施例中，以下的一个或多个可用于提供集成的IOH(IIO)和处理器1.较宽和/或较慢的总线/互连，以耦合处理器部件和110，例如，以消除高速电路和功率的难题(例如，与耦合非集成处理器和IOH的总线/互连相比时)；2. 一个或多个先进先出(FIFO)设备，以允许处理器和集成的IIO之间的确定性数据传输。3. 一个或多个边带信号，以发信号通知处理器和IIO之间的链路的功率上升或下降。4.协议，以使任一边能够启动关闭或唤醒包括处理器的计算系统。5.可选的边带信号，以进一步控制低功率状态的细度/深度；和/或6.附加信号，以利用(例如，用于更大空间/功率降低)共同机构。可在各种计算环境中提供一个或多个上述元件。更具体地，图1示出了根据实施例的计算系统100的部分的框图。系统100可包括包含处理器部分102的中央处理单元(CPU) 101 (或更一般地为处理器)。CPU 101部件可在单片IC管芯上。如本文所讨论的，CPU 101可包括一个或多个处理器(或处理器核)，例如参照图5。处理器102可包括各种部件，诸如私有或共享的高速缓存、执行单元、一个或多个存储器/图形控制模块等(未示出)。而且，CPU 101可通过总线104与诸如系统存储器106之类的其它部件通信。存储器106可在例如与一个或多个I/ 0设备107通信的CPU 101的指导下储存数据。设备107可以是根据外围部件互连(PCI) (以及它的变型，诸如快速PCI (PCIe)规范，修订2. 0，2006年)(和/或诸如直接存储器接口(DMI)之类的其它专有的或非专有I/O互连)通信的外围设备。如下面将进一步讨论的， CPU 101可包括根据上述PCIe规范和/或DMI的为与设备107通信提供支持的IIO 120。如图1所示，处理器102可包括协议逻辑108(例如，用于为关闭或唤醒系统100 提供支持)、上部链路层逻辑110(例如，用于为与IIO 120通信的上部链路层提供链路支持)、以及边带控制逻辑112(例如，如以上讨论的，用于提供边带通信支持以替代去除的 QPI物理层和下部链路层)。在实施例中，上部链路层逻辑可包括以下的一个或多个虚拟信道队列、流量控制和/或信用逻辑、CRC(循环冗余校验)校验和/或产生逻辑、参数交换逻辑等。此外，根据某些实施例，被去除的下部链路层可包括方块(Phit)/微片(Flit)聚合/解聚合/搅和(swizzling)、物理层控制寄存器、链路功率(例如，LOs)和宽度模式、链路初始化/训练等。IIO 120可包括边带控制逻辑124(例如，用于与逻辑112通信边带信号)、一个或多个FIFO 126(例如，以实现经由互连/总线127在上部链路层110和IIO 120之间的确定性数据传输)、链路逻辑1 (例如，为在处理器102和IIO 120之间通信提供链路支持) 以及协议逻辑130 (例如，为关闭或唤醒系统100提供支持)。在实施例中，相对较宽和/或较慢的总线/互连127可解决高速电路和功率的难题(例如，当与耦合非集成处理器和IOH的总线/互连相比时)在一个实施例中，总线127 被展宽了四倍，以允许频率降低四倍。可增加一个有效位以允许更大的灵活性(空微片现在是可选的，等等)和/或以支持测试器模式。在某些实施例中，增加了 (往IIO 120和来自IIO 120)两个方向的FIF0126。当在处理器102部件(例如逻辑110)和IIO 120之间传输数据时，该数据基于写指针被写入 FIFO然后基于读指针由接收器读出。写和读指针的分离可以是可编程的，例如，以解决在处理器102部件(例如，逻辑110)和IIO 120之间的时钟偏差。这允许处理器102和IIO120流出(rim off)不同的锁相环，以实现灵活性、更精细的功率状态细度等。在实施例中，使用以下的边带信号(例如，经由逻辑112和124)1.来自 IIO 120:A. II0_wake-II0 120请求唤醒处于低功率模式的系统100 ；以及B. II0_is_awake-II0 120是醒的并且可能起作用(例如，功率是按斜坡变化的， PLL是锁定的等)；以及2.来自处理器102:A. processor_wake (例如，WAKEUP_II0_PLL)-处理器IO2请求唤醒处于低功耗模式的系统100 ；以及B. processor_is_awake (例如，BGFRun)-处理器102是醒的。在某些实施例中， 此信号也可指示处理器102和IIO 120都是醒的。进而，处理器102可基于II0_iS_awake 信号确定整个CPU 101芯片何时醒来并准备好运行。此信号可重置FIFO指针并允许FIFO 126传输数据。图2-3示出了根据某些实施例的在处理器102和IIO 120之间交换的信号/消息。 图2示出了进入低功率状态(例如，C6/C7)。图3示出了进入不像图2中所示情况那样低的中等低功率状态(例如，C3)(例如，具有更快的唤醒时间)。而且，即使图2-3示出了用 “0”指示“否”和用“ 1，，指示“是”的示例，但也可通过使用其它类型的符号(反向0/1等) 实现各种实施例。如图本文档来自技高网...

【技术保护点】
１．一种集成电路设备，包括：处理器；以及集成的输入／输出（ＩＩＯ）逻辑，其中来自ＩＩＯ逻辑的边带信号使处理器的功率管理状态改变。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：L·P·洛伊，S·J·约丹，S·贝尔吉恩，S·S·坦，A·S·德瓦尔，S·T·斯里尼瓦桑，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US