静态相位内插器与应用此内插器的时脉与数据还原电路制造技术

一种静态相位内插器与应用其的时脉与数据还原电路。静态相位内插器包含第一和第二反相器、第一和第二开关组件以及第三反相器。第一反相器并联于接收第一时脉信号的第一输入节点和输出节点间。第二反相器并联于接收第二时脉信号的第二输入节点和输出节点间。第一和第二开关组件耦接至第一和第二反相器，以根据相位控制信号来选择性地分别开启第一反相器的数者和第二反相器的数者。第三反相器耦接至输出节点。静态相位内插器可包含回转率(slew?rate)控制器，耦接至第一和第二输入端。静态相位内插器的每一反相器亦可包含与N型金属氧化半导体(NMOS)晶体管串联的P型金属氧化半导体(PMOS)晶体管，并具有位于NMOS晶体管和PMOS晶体管间的开关组件的分别一者。

【技术实现步骤摘要】

本专利技术一般是有关于一种相位内插器，特别是有关于一种使用于时脉与数据回复电路中的静态相位内插器。
技术介绍
相位内插器是使用于时脉与数据还原电路(clock and data recovery circuit) 中，以产生具有不同相位的时脉信号并挑选具有适合相位的时脉信号。给定两个相位输入 (例如相位相差90度的反相信号)，相位内插器可提供具有位于此两输入相位间的一相位的输出。图1是绘示时脉与数据还原电路10的方块图。时脉与数据还原电路10包含相位内插器15，此相位内插器15是接收一对具有不同相位的信号CLKP和CLKN。相位内插器15 的输出是耦接至感应放大正反器(sense amplifier flip flop ；SAFF)或选择性地耦接至闩锁器(一起标示为感应放大正反器/闩锁器20)，此感应放大正反器/闩锁器是接收做为输入的数据信号(输入数据)，此数据信号将被还原。一结构为互补式金属氧化半导体 (CMOS)电路，而其它结构可为电流模式逻辑(current mode logic ；CML)电路。设计者可选择任一结构来进行通过时脉来获得数据或边缘信息的操作。信号DATA和EDGE是从感应放大正反器/闩锁器20来输出至非必需的(optional)解多工器(demultiplexer) 25，此解多工器25是提供输出信号DATA OUT，以供其它数字模块来进行数据处理。从感应放大正反器/闩锁器20输出的信号DATA的数据是通过相位内插器所提供的时脉CLK来同步化 (synchronized)。已被解多工的信号DATA和EDGE被提供至做为数字滤波器30的有限状态机(finite state machine ;FSM)，此数字滤波器30输出相位码信号来控制相位内插器 15。解多工器并非是必需的且根据有限状态机的操作速度来选择。时脉与数据还原电路10的有限状态机方块30是判断被感应放大正反器/闩锁器 20利用时脉信号CLK来还原的信号DATA与时脉边缘(EDGE)的目前关系。图2是绘示时脉边缘与还原数据的可能关系“落后”、“对准/完美”以及“提早”。有限状态机30产生合适的相位码来减少时脉CLK和数据间的相位差。相位内插器15基于相位码来产生时脉信号的相应相位，以供感应放大正反器/闩锁器20来使用，以产生正确的数据。相位内插器15的一个已知结构为电流模式逻辑结构。此结构大多因为其良好的线性(例如；在所产生的插入相位间的相等间隔)而被采用。然而，电流模式逻辑结构使用了大量的区域以及消耗大量的电能。做为电流模式逻辑结构的另一选择为所谓的静态相位内插器，其例子是如图3所绘示。虽然，相较于基于电流模式逻辑的相位内插器，图3的静态相位内插器在尺寸和功耗两方面皆较小，但是静态相位内插器无法提供良好的线性。因此需要提供良好线性且具有较小底面积和功耗的相位内插器
技术实现思路
本专利技术的一目的是在提供一种静态相位内插器与应用此内插器的时脉与数据还原电路。根据本专利技术的一实施例，此静态相位内插器是根据相位控制信号来提供数个时脉信号，其中时脉信号具有位于第一时脉信号的第一相位和第二时脉信号的第二相位间的不同相位。静态相位内插器包含数个第一反相器、数个第二反相器、数个第一开关组件、数个第二开关组件、第三反相器以及回转率(slew rate)控制器。第一反相器并联于用以接收第一时脉信号的第一输入节点以及输出节点间。第二反相器并联于用以接收第二时脉信号的第二输入节点以及输出节点间。第一开关组件耦接至第一反相器，以根据相位控制信号来选择性地分别开启第一反相器的数者。第二开关组件耦接至第二反相器，以根据相位控制信号来选择性地分别开启第二反相器的数者。第三反相器具有耦接至输出节点的输入。 回转率控制器耦接至第一和第二输入节点。根据本专利技术的另一实施例，此静态相位内插器是根据相位控制信号来提供数个时脉信号，其中时脉信号具有位于第一时脉信号的第一相位和第二时脉信号的第二相位间的不同相位。静态相位内插器包含数个第一反相器、数个第二反相器、数个第一开关组件、数个第二开关组件以及第三反相器。第一反相器并联于用以接收第一时脉信号的第一输入节点以及输出节点间。第二反相器并联于用以接收第二时脉信号的第二输入节点以及输出节点间。第一开关组件耦接至第一反相器，以根据相位控制信号来选择性地分别开启第一反相器的数者。第二开关组件耦接至第二反相器，以根据相位控制信号来选择性地分别开启第二反相器的数者。第三反相器具有耦接至输出节点的输入。其中，第一反相器与第二反相器中的每一者包含与N型金属氧化半导体(NMOQ晶体管串联的P型金属氧化半导体 (PMOS)晶体管，且第一反相器与第二反相器中的每一者的NMOS晶体管与PMOS晶体管之间设置有第一开关组件和第二开关组件中的其中一者。根据本专利技术的另一实施例，此时脉与数据还原电路包含数据还原模块、数字滤波器和静态相位内插器。数据还原模块具有用以接收数据信号和时脉信号的数个输入，且用以输出已还原数据和数个时脉边缘信号。数字滤波器根据已还原数据和时脉边缘信号来提供输出相位码。其中，静态相位内插器包含数个相位选择开关单元；输出相位码触发相位选择开关单元来以相位回转顺序增加时脉信号的相位；相位选择开关单元是以被选择的顺序来被触发，以增加介于O度至90度间的量至时脉信号的相位上；相位选择开关单元亦以被选择的顺序来被触发，以增加介于90度至180度间的量至时脉信号的相位上。本专利技术的实施例提供了一种静态相位内插器，其具有较小的面积以及较低的功耗，且可实施回转率控制机制来帮助改善相位内插器的线性度。附图说明为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，上文特举一较佳实施例，并配合所附附图，作详细说明如下图1是绘示时脉与数据还原电路的方块图与其时序图；图2是绘示表现时脉信号与数据信号间的潜在关系的时序图；图3是绘示先前技术的静态相位内插器；图4是绘示根据本专利技术的各种不同实施例的静态相位内插器的实施例；图5是绘示图4的静态相位内插器中的开关单元；图6是绘示如图3和图4所示的静态相位内插器的一般操作的时序图；图7A和7B是绘示时脉与数据还原电路的数字滤波器中的已知相位回转顺序；图8A和8B是绘示根据本专利技术的实施例的时脉与数据还原电路的数字滤波器中的相位回转顺序。主要组件符号说明10:时脉与数据还原电路20 感应放大正反器/闩锁器30 数字滤波器100:相位内插器112:开关单元115:上方路径130、140:输入节点160 反相器180:回转率控制电路180b 第二回转率控制电路A 信号X 波形B:信号万波形C:波形己波形CLK:时脉DATA 数据INVl INV 11 反相器PHASE 2:时脉信号OUTl 信号WB<0> WB<n> 反相句柄具体实施例方式例示性实施例中的叙述应连同附加的附图一起阅读，这些附加的附图应被考虑为整体说明的一部分。相对用语是为了说明方便而使用且不需要在特定方向上来操作或建构装置。关于沟通、耦接及诸如此类的用语，例如“连接”和“内连接”，是指特征与另一特征直接或间接地透过居中的装置来沟通，除非另有特别的叙述。图4为静态内插器100的一例示性实施例的电路示意图。图5是绘示位于图4所本文档来自技高网...

【技术保护点】
１．一种根据一相位控制信号来提供数个时脉信号的静态相位内插器，其特征在于，该些时脉信号具有位于一第一时脉信号的一第一相位和一第二时脉信号的一第二相位间的不同相位，该静态相位内插器包含：数个第一反相器，并联于用以接收该第一时脉信号的一第一输入节点以及一输出节点间；数个第二反相器，并联于用以接收该第二时脉信号的一第二输入节点以及该输出节点间；数个第一开关组件，耦接至该些第一反相器，以根据该相位控制信号来选择性地分别开启该些第一反相器的数者；数个第二开关组件，耦接至该些第二反相器，以根据该相位控制信号来选择性地分别开启该些第二反相器的数者；一第三反相器，具有耦接至该输出节点的一输入；以及一回转率控制器，耦接至该第一输入节点和该第二输入节点。

【技术特征摘要】
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【专利技术属性】
技术研发人员：傅敬铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71